[发明专利]半导体器件

说明书

本发明公开一种半导体器件。半导体器件包括延迟电路、读取控制电路和寄存器控制电路。在读取操作期间，延迟电路通过将包括基于操作模式信号而顺序地产生的脉冲的列控制脉冲和内部列控制脉冲延迟来产生读取控制信号；以及在模式寄存器读取操作期间，延迟电路通过将包括基于模式寄存器使能信号而产生的脉冲的列控制脉冲延迟来产生寄存器控制信号。当读取控制信号被使能时，读取控制电路从存储体地址信号产生输入/输出(I/O)控制信号。当寄存器控制信号被使能时，寄存器控制电路输出模式信息信号作为模式输出信息信号。

相关申请的交叉引用

本申请要求2018年11月15日提交的申请号为10-2018-0140757的韩国专利申请的优先权，其全部内容通过引用并入本文中。

技术领域

本公开的实施例总体而言涉及执行读取操作和模式寄存器读取操作的半导体器件。

背景技术

通常，诸如动态随机存取存储(DRAM)器件的每个半导体器件可以包括由单元阵列构成的多个存储体组，其通过地址来选择。每个存储体组可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任意一个，并且可以执行用于经由输入/输出(I/O)线来输出在选中的存储体组中所包括的单元阵列中储存的数据的列操作。此外，半导体器件可以包括储存操作信息和内部信息的模式寄存器，并且可以执行模式寄存器读取操作以输出在模式寄存器中储存的信息。

发明内容

根据一个实施例，一种半导体器件包括延迟电路、读取控制电路和寄存器控制电路。在读取操作期间，延迟电路通过将包括基于操作模式信号而顺序地产生的脉冲的列控制脉冲和内部列控制脉冲延迟来产生读取控制信号；以及在模式寄存器读取操作期间，延迟电路通过将包括基于模式寄存器使能信号而产生的脉冲的列控制脉冲延迟来产生寄存器控制信号。当读取控制信号被使能时，读取控制电路从存储体地址信号产生输入/输出(I/O)控制信号。当寄存器控制信号被使能时，寄存器控制电路输出模式信息信号作为模式输出信息信号。

根据一个实施例，一种半导体器件包括：延迟电路，被配置为：在读取操作期间，通过将列控制脉冲和内部列控制脉冲延迟来产生第一读取控制信号至第四读取控制信号；以及被配置为：在模式寄存器读取操作期间，通过将列控制脉冲延迟来产生第一寄存器控制信号至第四寄存器控制信号；读取控制电路，被配置为：与第一读取控制信号至第四读取控制信号同步，从第一存储体地址信号和第二存储体地址信号产生第一输入/输出(I/O)控制信号至第四输入/输出(I/O)控制信号；以及寄存器控制电路，被配置为：与第一寄存器控制信号至第四寄存器控制信号同步，以输出模式信息信号作为模式输出信息信号。

附图说明

图1是示出根据本公开的一个实施例的半导体器件的配置的框图。

图2是示出图1的半导体器件中所包括的列脉冲发生电路的配置的框图。

图3是示出图1的半导体器件中所包括的延迟电路的配置的框图。

图4是示出图3的延迟电路中所包括的列信号发生电路的配置的电路图。

图5是示出图3的延迟电路中所包括的内部延迟电路的配置的框图。

图6是示出图3的延迟电路中所包括的时序控制电路的的配置的框图。

图7是示出图3的延迟电路中所包括的控制信号发生电路的配置的电路图。

图8是示出图1的半导体器件中所包括的读取控制电路的配置的框图。

图9是示出图1的半导体器件中所包括的寄存器控制电路的配置的框图。

图10是示出图1的半导体器件中所包括的核心区域的配置的框图。

图11和图12是示出根据本公开的一个实施例的半导体器件的操作的时序图。