[发明专利]一种多位数码管显示驱动电路及其控制方法

权利要求书

1.一种多位数码管显示驱动电路,其特征是：包括串并转换单元(21)、位选控制单元(22)和数码管单元(23)，所述数码管单元(23)和所述位选控制单元(22)均与所述串并转换单元(21)连接，所述数码管单元(23)与所述位选控制单元(22)连接；所述串并转换单元(21)与总线控制器(241)之间通过串行总线连接。

2.如权利要求1所述的多位数码管显示驱动电路，其特征是：所述总线控制器(241)为SPI总线控制器，所述串行总线(5)为SPI总线。

3.如权利要求1所述的多位数码管显示驱动电路，其特征是：所述串并转换单元(21)包括依次排列的(n+1)个的串并转换器；n≥1,n为整数；每个串并转换器的串行数据输出端(SO)连接下一个所述串并转换器的串行数据输入端(SI)；所述串并转换单元(21)中排序在首位的串并转换器的串行数据输出端(SI)与所述串行总线(5)连接；每个所述串并转换器的时钟信号(SCK)和使能信号(SS)均与所述串行总线(5)连接；

所述(n+1)个串并转换器包括一个第一串并转换器(211)和n个第二串并转换器(212)；所述第一串并转换器(211)的输出端与所述位选控制单元(22)的输入端连接；所述数码管单元(23)包括n个数码管组合(1a)；n个所述第二串并转换器(212)与n个所述数码管组合(1a)一一对应连接。

4.如权利要求2所述的多位数码管显示驱动电路，其特征是：所述第二串并转换器(212)的输出端与所述数码管组合(1a)上各段码输入端口连接；所述数码管组合(1a)上各段码输入端口分别为第一段码输入端口(a)、第二段码输入端口(b)、第三段码输入端口(c)、第四段码输入端口(d)、第五段码输入端口(e)、第六段码输入端口(f)、第七段码输入端口(g)和第八段码输入端口(dp)；

所述数码管组合(1a)包括多个数码管(101a)，每个所述数码管(101a)均包括第一段码端口、第二段码端口、第三段码端口、第四段码端口、第五段码端口、第六段码端口、第七段码端口和第八段码端口；各个所述数码管(101a)的第一段码端口均与所述第一段码输入端口(a)连接；各个所述数码管(101a)的第二段码端口均与所述第二段码输入端口(b)连接；各个所述数码管(101a)的第三段码端口均与所述第三段码输入端口(c)连接；各个所述数码管(101a)的第四段码端口均与所述第四段码输入端口(d)连接；各个所述数码管(101a)的第五段码端口均与所述第五段码输入端口(e)连接；各个所述数码管(101a)的第六段码端口均与所述第六段码输入端口(f)连接；各个所述数码管(101a)的第七段码端口均与所述第七段码输入端口(g)连接；各个所述数码管(101a)的第八段码端口均与所述第八段码输入端口(dp)连接。

5.如权利要求2或3或4所述的多位数码管显示驱动电路，其特征是：所述位选控制单元(22)包括多个三级管；各个所述三级管的基极均通过电阻与所述第一串并转换器(211)连接；各个所述三级管的发射极均连接有电源；

每个所述数码管组合(1a)包括多个公共端口，每个所述数码管组合(1a)上的各数码管(101a)与所述公共端口连接；每个所述数码管组合(1a)上的各公共端口均连接有所述三级管且与所述三级管的集电极连接。