[发明专利]芯片及电子装置

说明书

本公开提供了一种芯片和电子装置。该芯片包括存储模块、引脚、控制模块、第一连线和第二连线。存储模块包括第一存储阵列组和第二存储阵列组，第一存储阵列组和第二存储阵列组分别包括多个存储阵列；引脚位于第一存储阵列组远离第二存储阵列组的侧面；控制模块位于第一存储阵列组与第二存储阵列组之间；第一连线连接引脚与控制模块；以及第二连线连接控制模块与第一存储阵列组和第二存储阵列组；其中，第一连线的长度小于控制模块至第二存储阵列组远离控制模块一侧的长度。本公开的芯片降低了第一连线引入的寄生电容。

技术领域

本申请涉及半导体领域，尤其涉及一种芯片和包括该芯片的电子装置。

背景技术

在满足现有封装要求的情况下，实现高速低功耗的芯片布局，是DRAM(DynamicRandom Access Memory)设计中非常重要的一个环节。现有的部分DRAM芯片的封装，要求芯片的引脚在芯片的一侧，通常是在芯片的短边的一侧。这样的芯片布局对芯片的性能造成不利影响。指令需要从芯片引脚的一侧进入，经过译码后传输到芯片存储阵列的一侧，对存储阵列进行操作。从存储阵列取得的数据需要从芯片的存储阵列一侧跨过整个芯片传输到引脚所在的一侧。这导致芯片的操作速度较慢，而且由于大量数据的长距离传输，芯片的功耗也比较大。

为了解决上述问题，设计者引入了一层顶层连线。这一层连线的传输速度较快。通过该层连线的引入，可把芯片的引脚相关电路和控制电路设置到芯片的中段，然后通过引入的快速连线实现引脚相关电路和控制电路与外部引脚的连接。这样的布局使得通过引脚进入的指令可以快速到达芯片中部，而从存储阵列返回的数据也只需传输到芯片的中部的引脚相关电路和控制电路，然后通过引入的顶层连线将数据传送到芯片的外部引脚。这种芯片布局对传输速度、芯片功耗以及芯片内部的电源分布都有明显的改善。但是，随着芯片容量增大，顶层连线的长度增加，导致额外引入的寄生电容对高速信号的传输造成较大影响，甚至导致眼图闭合。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开提供一种芯片和电子装置，进而至少在一定程度上克服或改善现有技术中顶层连线寄生电容较大或传输速度较低的问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的第一方面，提供一种芯片，包括：

存储模块，包括第一存储阵列组和第二存储阵列组，所述第一存储阵列组和所述第二存储阵列组分别包括多个存储阵列；

引脚，位于所述第一存储阵列组远离所述第二存储阵列组的一侧；

控制模块，位于所述第一存储阵列组与所述第二存储阵列组之间；

第一连线，连接所述引脚与所述控制模块；以及

第二连线，连接所述控制模块与所述第一存储阵列组和所述第二存储阵列组；

其中，所述第一连线的长度小于所述控制模块至所述第二存储阵列组远离所述控制模块一侧的长度。

在一个实施例中，所述控制模块包括控制电路和引脚电路。

在一个实施例中，所述第一连线包括指令地址连线和数据连线，所述第二连线包括指令地址总线和数据总线。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/5至1/3。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/3。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/5。