[发明专利]一种基于VDMA的零拷贝触发采集装置及方法

说明书

本发明提供了一种基于VDMA的零拷贝触发采集装置包括图像传感器，FPGA芯片和CPU端；FPGA芯片包括VDMA模块，CPU端包括驱动模块。启动采集前，设置VDMA模块将第一帧图像数据信息写入影子寄存器中，驱动模块使FPGA芯片产生一个同步信号，将写入影子寄存器的第一帧数据信息移至激活寄存器，使第一帧数据信息生效；并将第二帧图像数据信息写入影子寄存器中，才开始正式进行触发采集。本发明解决了VDMA在不同的帧同步模式下不能完全实现触发采集的问题，通过调整同步信号和写入地址的发送规则，实现了每次收到触发采集信号，VDMA均可正确的将一帧图像输送至内存中，使用户得到完整帧数的图像。

技术领域

本发明涉及VDMA图像采集技术领域，尤其涉及一种基于VDMA的零拷贝触发采集装置及方法。

背景技术

VDMA是xilinx提供的一款IP核，提供了将图像数据从FPGA搬运到 DDR内存的功能。VDMA在使用时有三种帧同步模式：帧头同步模式是在帧头发送同步信号的同步模式；由fsync同步模式是由使用者决定帧头发送或者帧尾发送同步信号的同步模式；不需要同步，一有数据就开始搬运，数据量够了就产生中断。不同步缺少数据校验，一旦出现错误，后续无法恢复正常，在某些环境严酷的场景下不适合使用；帧头同步模式，当帧头同步信号到来的时候产生中断，同时帧头同步信号会使得上一次配置的 VDMA目的地址生效，第一帧的地址是开采命令的时候设置的，第一个帧头同步信号启动VDMA传输，不会产生中断，第二个帧头同步信号产生的中断会得到第一张图像，因此，每帧图像都是在下一帧的帧头才能产生，对于连续采集没有问题，但是对于触发采集的情况，下一帧的触发信号不发送，就不会得到本帧图像，显然不符合使用要求；fsync同步模式，如果在帧头发送同步信号，则情况和帧头同步相同，如果在帧尾发送，第一个 fsync同步信号在第一帧的帧尾发送，此时刚刚启动VDMA，不会产生中断，在第二帧的场尾fsync同步信号会产生中断，会得到第二帧图像，后续的图像也会在场尾得到，但是第一帧发送的触发信号不会得到图像。

目前VDMA的几种常用配置方式，对于连续采集的方式均可以满足要求，但是对于触发采集均会存在一些问题，通常方法进行触发采集往往会因为没有定义采集地址或图像触发时VDMA尚未启动而导致缺少第一帧的图像或图像延迟显示。但是在高精度的工业生产中每一帧的图像都十分重要，即使仅缺少第一帧的图像也会产生严重的问题。

发明内容

本发明为了解决现有技术中几种触发方式在触发采集时依然会出现缺帧或图像延迟的问题，提出一种基于VDMA的零拷贝触发采集装置，包括图像传感器，FPGA芯片和CPU端；

其中，所述FPGA芯片还包括FIFO模块和VDMA模块；

所述CPU端还包括内存、调用模块和驱动模块；

所述图像传感器用于采集图像生成图像数据，所述FIFO模块用于缓存所述图像传感器采集的图像数据等待所述VDMA模块进行搬运，每个图像数据帧尾所述FPGA芯片产生同步信号；

所述VDMA模块用于将所述FIFO模块中图像数据搬运到所述CPU端内存中，供所述调用模块提取和使用；

所述驱动模块能够在触发采集前将第一帧图像数据的参数信息和目标地址写入VDMA模块中的影子寄存器，驱动所述FPGA芯片产生一个同步信号，使所述影子寄存器中图像数据的参数信息和目标地址移至激活寄存器，并将下一帧图像数据的参数信息和目标地址写入VDMA模块中的影子寄存器；开始触发采集后由所述VDMA模块收到所述同步信号反馈中断信号，使所述驱动模块进入中断服务函数，并在中断服务函数执行期间将完整写入缓存的图像数据交由所述调用模块提取和使用。

更进一步地，所述CPU端包括缓存和缓存控制器，所述驱动模块能够控制所述缓存控制器通过地址指针的方式管理所述缓存的使用顺序、发送以及回收；