[发明专利]数据获取方法、微处理器及具有存储功能的装置

说明书

本申请公开了一种数据获取方法、微处理器及具有存储功能的装置，该方法包括：接收到获取目标信息的请求信息，请求信息的请求类型为指令请求或数据请求；分别对指令缓存以及数据缓存进行查询，判断指令缓存以及数据缓存中是否存在与请求信息匹配的目标信息；若与请求信息的请求类型匹配的缓存中不存在目标信息，且另一个不与请求信息的请求类型匹配的缓存存在目标信息，通过不与请求信息的请求类型匹配的缓存返回目标信息；指令请求与指令缓存匹配；数据请求与数据缓存匹配。本申请将指令缓存和数据缓存在物理上相互分离，提高了数据获取的效率；另一方面，将指令缓存和数据缓存在逻辑上进行合并，扩大了一级缓存的容量，从而提高了缓存命中率。

技术领域

本申请涉及微处理器领域，特别是涉及一种数据获取方法、微处理器及具有存储功能的装置。

背景技术

微处理器和存储器的发展一直以来都不是很均衡，这导致了两者在性能上的巨大鸿沟。在1980年，典型的微处理器的运行频率是10MHz，典型的SDRAM(SDRAM:SynchronousDynamic Random Access Memory，同步动态随机存储器)访问时间是250ns。如今微处理器运行在100MHz甚至更高的频率内，提高了几个数量级，而SDRAM却差不多只提高了一个数量级。对主存的访问速度成为了约束微处理器性能的瓶颈。解决微处理器访SDRAM速度慢的方法是采用访问速度快的SRAM(Static Random-Access Memory，静态随机存取存储器)，但是SRAM存储密度较低，造价太高。所以通常会在微处理器上使用SRAM作为一个暂存，这些暂存的单元就是Cache(缓存)。采用SRAM的Cache技术则在很大成程度上克服了对主存访问速度慢的瓶颈。

在现代处理器系统中，大多采用哈弗架构，在一级缓存(L1 Cache)层次，指令缓存(I-cache)与数据缓存(D-cache)严格分离设计，数据查找时，会直接从指令缓存(I-cache)或数据缓存(D-cache)中查找，如果查找不到，进入到二级缓存(L2 Cache)层次进行查找。在微处理器领域，缓存的容量很小，只有几千字节，有些甚至只有几十个字节，严格的指令缓存(I-cache)与数据缓存(D-cache)分离设计会导致查找的命中率较低。

发明内容

本申请主要解决的技术问题是提供一种数据获取方法、微处理器及具有存储功能的装置，提高缓存命中率。

为解决上述技术问题，本申请采用的第一个技术方案是：提供一种数据获取方法，所述方法包括以下步骤，接收到获取目标信息的请求信息，请求信息的请求类型为指令请求或数据请求；分别对指令缓存以及数据缓存进行查询，确定指令缓存以及数据缓存中是否存在与请求信息匹配的目标信息；若与请求信息的请求类型匹配的缓存中不存在目标信息，且另一个不与请求信息的请求类型匹配的缓存存在目标信息，则通过不与请求信息的请求类型匹配的缓存返回目标信息；其中，指令请求与指令缓存匹配；数据请求与数据缓存匹配。

为解决上述技术问题，本申请采用的第二个技术方案是：提供一种微处理器，所述微处理器包括相互耦接的控制电路以及存储器，所述存储器包括指令缓存和数据缓存，所述指令缓存和所述数据缓存分别与所述控制电路耦接，所述存储器上存储有程序数据，所述控制电路所述执行程序数据，以实现：接收到获取目标信息的请求信息，请求信息的请求类型为指令请求或数据请求；分别对指令缓存以及数据缓存进行查询，判断指令缓存以及数据缓存中是否存在与请求信息匹配的目标信息；若与请求信息的请求类型匹配的缓存中不存在目标信息，且另一个不与请求信息的请求类型匹配的缓存存在目标信息，通过不与请求信息的请求类型匹配的缓存返回目标信息；其中，指令请求与指令缓存匹配；数据请求与数据缓存匹配。