[发明专利]一种突触电路、突触阵列及基于突触电路的数据处理方法

说明书

本申请实施例涉及神经网络领域。采用本发明提供的突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时可以减少存储器间的交叉干扰。

技术领域

本发明涉及神经网络领域，尤其涉及一种突触电路、突触阵列及基于突触电路的数据处理方法。

背景技术

神经网络作为当代深度学习技术的突破基石，是一种大规模并行的简单处理单元，不仅能够存储数据，还能够根据存储的数据进行分析并作出预测。许多过去曾被认为不可想象的任务，如今随着神经网络技术的不断发展已经被完成了。例如图像识别、语音识别、寻找数据集中的深度关系等任务。

突触作为神经网络中连接不同神经元的结构，是一个神经元与其他神经元通信的媒介。现有技术中，采用如图1所示的一个忆阻器与一个开关管串联的突触电路，虽然这种电路的版图面积很小，但是采用该种突触电路在进行数据存储和读取时，分辨率非常低。为了解决分辨率低的问题，改进方案采用如图2所示的两个忆阻器并联后与一个开关管串联的突触电路，然而由于两个忆阻器并联，由一个开关管控制两个忆阻器，不仅控制方式复杂，而且功耗较高。

发明内容

本发明提供一种突触电路、突触阵列及基于突触电路的数据处理方法，以解决一个开关管控制两个并联的忆阻器，控制方式复杂，功耗较高的问题。

本申请实施例提供一种突触电路，包括：第一存储器、第二存储器和开关组件；

开关组件包括第一开关管、第二开关管和第三开关管；

第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；

第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；

第一存储器的第二端与第二存储器的第一端连接；

第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。

进一步地，还包括：第一脉冲接口和第二脉冲接口；

第一脉冲接口与第一开关管的第二端连接；

第二脉冲接口与第二开关管的第二端连接。

进一步地，第一位线接口，用于与第一位线连接，控制第一开关管的开关；第二位线接口，用于与第二位线连接，控制第二开关管的开关。

进一步地，还包括：读出线接口；读出线接口与第三开关管的第一端连接。

进一步地，第一存储器和第二存储器为相变存储器或阻抗式随机存储器或其他忆阻器类非挥发存储器器件；

开关组件包括选通管、二极管、三极管或开关中的任一种。

相应地，本申请实施例还提供了一种突触阵列，包括上述任意一项的突触电路。

进一步地，突触阵列的一端连接信号输入端，突触阵列的另一端连接信号输出端；

突触阵列包括n*m个突触电路，n为突触阵列的行数，m为突触阵列的列数。

进一步地，还包括第一位线、第二位线、字线和读出线；

n*m个突触电路的第一位线接口均与第一位线连接；