[发明专利]数据储存装置及逻辑至物理地址映射表的写入方法

说明书

本发明涉及一种数据储存装置及逻辑至物理地址映射表的写入方法。该数据储存装置包括：一快闪存储器，用以储存一逻辑至物理地址映射(L2P)表，其中L2P表划分为多个群组映射表；一动态随机存取存储器，用以储存群组映射表；以及一存储器控制器，用以接收来自一主机的主机指令，其中主机指令包括一或多笔数据及相应的一或多个逻辑地址。存储器控制器将主机指令中的数据写入至快闪存储器中的多个主动区块。响应于存储器控制器将主动区块变更为未储存数据区块且未储存数据区块的未储存数据区块数量大于或等于未储存数据区块数量阈值时，存储器控制器分段地将未储存数据区块的数据的映射关系更新至相应的这些群组映射表，并将更新后的群组映射表写入快闪存储器。

技术领域

本发明有关于一种数据储存装置，特别是有关于一种数据储存装置及逻辑至物理地址映射表的写入方法。

背景技术

快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取NOR快闪装置的主装置(host)，并及时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的位元组(bytes)的值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取讯号(strobe signal)顺序地敲出(clock out)内容，让主单元可逐位元组或字元组(words)存取数据。

对于传统的数据储存装置来说，当主机连续发送多个写入指令至传统数据储存装置以随机写入页面数据时，传统数据储存装置仍然需要在某些时间点写入更新后的部分逻辑至物理地址映射表(例如称为群组映射表)至快闪存储器。然而，传统数据储存装置并无法控制将更新后的群组映射表写入快闪存储器的时间点。当主机大量随机写入页面数据至传统数据储存装置时，传统数据储存装置的写入效能将因为不定时的写入更新后的群组映射表至快闪存储器而不定时大幅降低，进而影响到使用者的正常操作。

因此，需要一种数据储存装置及逻辑至物理地址映射表的写入方法以解决上述问题。

发明内容

本发明提供一种数据储存装置，包括：一快闪存储器，用以储存一逻辑至物理地址映射表，其中该逻辑至物理地址映射表划分为多个群组映射表；一动态随机存取存储器，用以储存这些群组映射表；以及一存储器控制器，用以接收来自一主机的一主机指令，其中该主机指令包括一或多笔数据及相应的一或多个逻辑地址，其中该存储器控制器将该主机指令中的这些数据写入至该快闪存储器中的多个主动区块；其中响应于该存储器控制器将这些主动区块变更为多个未储存数据区块且这些未储存数据区块的一未储存数据区块数量大于或等于一未储存数据区块数量阈值时，该存储器控制器分段地将这些未储存数据区块的数据的映射关系更新至相应的这些群组映射表，并将更新后的这些群组映射表写入该快闪存储器。

在一些实施例中，该存储器控制器依据该数据储存装置需要进入一准备状态的一规定时间以计算出该数据储存装置的电力回复时可重建的该预设未储存数据区块数量，其中该未储存数据区块数量阈值为该预设未储存数据区块数量的一半。

在一些实施例中，当该存储器控制器欲将该主机指令中的这些数据所组成的一特定数据区块储存至该快闪存储器中的一实体区块时，该存储器控制器依据该特定数据区块及该实体区块的类型以将该未储存数据区块数量对应地增加一计数值，其中该特定数据区块及该实体区块的类型包括单阶储存单元、多阶储存单元、三阶储存单元及四阶储存单元，且对应于该单阶储存单元、该多阶储存单元、该三阶储存单元及该四阶储存单元的该计数值分别为1、2、3及4。