[发明专利]一种用于高速TIADC的同步自动校准方法

说明书

本发明公开了一种用于高速TIADC的同步自动校准方法，通过分析TIADC采样系统的时钟、同步信号及数据时钟的关系，得到SYNC和BUFR_RST同步复位信号的校准参数，然后按照获取的校准参数对TIADC采样系统进行同步自校准，从而能够提高校准速度和精度，且校准方法简单易行。

技术领域

本发明属于测量仪器技术领域，更为具体地讲，涉及一种用于高速TIADC的同步自动校准方法。

背景技术

随着信号的复杂度的提高，对测量精度的要求越来越高，导致对采集系统的采样率的要求也越来越高，由于受ADC转换速率和固有特征的限制，单片ADC的采样率不能快速提高，在现有期间的条件下，只能采样时间交替并行采样技术(TIADC)来提高整体的采样率。

高速TIADC采样系统中，N个ADC同时接受来自通道调理后的模拟输入信号，根据各自的采样时钟相位把模拟信号转换为数字信号sdata1,sdata2,…sdatan,并进行降速处理，与数据同步时钟一起传输至实时接收系统进行处理。

如图1所示，采用单片5GHz(4核)的ADC通过时间交替采样达到20G采样率的方案。其中每片ADC的采样时钟SCLK为5GHz，每片ADC采样时钟的同步信号为SYNC，每片ADC的4个核分别产生数据时钟DCLK，为了保证数据接收同步，每个DCLK有BUFR_RST同步复位信号。每个同步控制信号的作用如下：

1、SYNC信号

在SYNC同步复位信号到来后(下降沿有效)，在SCLK的第一个上升沿开始采样，经过固定的延迟数，ADC产生4路同步的DCLK(625MHz)。该同步信号的目的是控制n路ADC采样的同步。

SCLK为5GHz时钟信号，在ADC内部再降频为2路2.5GHz信号，实际上SYNC是与2.5GHz时钟进行同步的，其周期为400ps。在下面的描述中，SCLK时钟指ADC内部降频后的2.5GHz时钟。SYNC由于布线、温度影响等原因，以及SCLK存在的时钟抖动，导致SYNC信号的下降沿落在SCLK周期内的位置在设计时是不能确定的，只能采用后期校准的方式进行校准。

如果SYNC校准不好，可能在温度发生变化，或者微小的SCLK的抖动时，导致对应的DCLK提前或延后一个时钟。由于设计不能保证SYNC落在SCLK的适当位置，必须通过参数调整来保证。

2、BUFR_RST

上述方案中，数据接收在FPGA中完成，FPGA控制数据接收的复位。每片ADC的每个核都有一根对应的由FPGA控制的BUFR_RST复位信号。但是，一个ADC的4路BUFR_RST信号由于在FPGA内部走线的不同，导致与同步的DCLK的相位差不一样。当4路BUFR_RST信号分散落在DCLK的两个周期内时，将导致接收的数据不是同一个SCLK采样的数据，形成数据失配。

同样，在设计时无法保证4路BUFR_RST落在DCLK的同一个周期内，由于业务的需要也需要调整SYNC，导致DCLK时钟的移动，无法保证4路BUFR_RST同时落在DCLK的同一个周期内，只能通过参数调整来改变BUFR_RST达到DCLK的时刻，以保证4路BUFR_RST落在DCLK的同一周期内。

SYNC校准参数与BUFR_RST校准参数存在紧密的关联性。为了验证BUFR_RST落在DCLK的同一周期内，可以采用ADC的测试模式。在此模式下，ADC在同一SCLK产生4个同样的数据，通过比较则4个数据是否一样，判断4路BUFR_RST复位是否同时落在DCLK的同一周期内，从而产生BUFR_RST的校准数据。但是，ADC在测试模式下与实际量化数据时，其从SCLK到产生DCLK的延迟是不一样的，所以在测试模式下得到的BUFR_RST校准数据在实际工作模式下，还是有可能出现错误。

发明内容