[发明专利]一种新型栅控P-i-N二极管ESD器件及其实现方法

说明书

本发明公开了一种新型栅控P‑i‑N二极管ESD器件及其实现方法，所述ESD器件包括：背栅(40)；形成于背栅(40)上的绝缘埋层(30)；在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；形成于所述P阱(70)的左上方的栅氧化层(50)；形成于所述栅氧化层(50)上方的前栅(24)，本发明的前栅只需直接和阳极相连，无需连接至特殊设计的静电脉冲侦测电路，背栅只需接地即可，可降低防静电保护设计的复杂度，减少版图面积。

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种新型栅控P-i-N二极管ESD(Electro-Static Discharge，静电释放)器件及其实现方法。

背景技术

在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以一般FDSOI(全耗尽SOI，Fully Depleted SiliconOn Insulator)集成电路的工作电压为1V左右，栅氧化层厚度约为14A(埃，0.1nm)为例，该FDSOI工艺的防静电保护设计窗口通常为1.2V～2.8V之间，而FDSOI中的典型GGNMOS(Grounded-Gate NMOS，图1a)静电保护器件的回滞效应的触发电压(Vt1)往往大于2.8V，而典型的正向栅控二极管(Gated Diode，图1b)ESD器件的回滞效应的触发电压(Vt1)则只有0.7～0.8V左右，低于工作电压，如图2所示，这决定了FDSOI工艺中的栅接地NMOS(GGNMOS)和正向栅控二极管(Gated Diode)其实是不能直接应用于FDSOI工艺的防静电保护设计的。

所以业界开始寻找其它适用于FDSOI工艺的防静电保护器件，法国意法半导体的研究人员于2013年12月报道了一种FDSOI工艺下的新型防静电保护器件：零碰撞离子化零亚阈摆幅场效应管(Z²-FET，Zero Impaction Ionization and Zero Subthreshold SwingFET)，如图3所示。

该零碰撞离子化零亚阈摆幅场效应管(Z²-FET)包括多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度N型掺杂(N+)22、P阱(P-Well)70、前栅G_f(N+Poly)24、高浓度P型掺杂(P+)20、绝缘埋层(BOX，Buried OXide)30、背栅G_b(P型衬底，P-Sub)40以及栅氧化层50。

在背栅G_b(P型衬底，P-Sub)40上形成绝缘埋层(BOX，Buried OXide)30，在绝缘埋层(BOX，Buried OXide)30上方由左向右依次排列浅沟道隔离层(STI，Shallow TrenchIsolation)10、高浓度N型掺杂(N+)22、P阱(P-Well)70、高浓度P型掺杂(P+)20、浅沟道隔离层(STI，Shallow Trench Isolation)12，在P阱(P-Well)70的右上方为形成前栅G_f(N+Poly)24的栅氧化层50，栅氧化层50的上方为前栅G_f(N+Poly)24，该前栅长为Ln，前栅G_f(N+Poly)24的右侧与高浓度P型掺杂(P+)20的左侧对齐，前栅G_f(N+Poly)24的左侧与高浓度N型掺杂(N+)22的右侧间的距离为Lp；

在高浓度P型掺杂(P+)20上方引出电极即为该Z²-FET的阳极Anode，在前栅G_f(N+Poly)24上方引出电极即为该Z²-FET的前栅，在高浓度N型掺杂(N+)22相上方引出电极即为该Z²-FET的阴极Cathode，从背栅G_b(P型衬底，P-Sub)40引出电极即为该Z²-FET的背栅。