[发明专利]改善第零层内介电层的填充能力的栅极及工艺方法有效

专利信息
申请号: 201910820674.9 申请日: 2019-08-29
公开(公告)号: CN110534479B 公开(公告)日: 2022-02-01
发明(设计)人: 刘雪娇;刘哲宏;许佑铨 申请(专利权)人: 上海华力集成电路制造有限公司
主分类号: H01L21/8238 分类号: H01L21/8238;H01L29/423
代理公司: 上海浦一知识产权代理有限公司 31211 代理人: 焦健
地址: 201315 上海市浦东新区中国(上*** 国省代码: 上海;31
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摘要:
搜索关键词: 改善 第零层内介电层 填充 能力 栅极 工艺 方法
【说明书】:

发明公开了一种改善第零层内介电层的填充能力的栅极,在半导体基板上具有多个栅极,所述多个栅极之间具有一定间距;所述栅极的剖面呈梯形,即栅极剖面的顶部宽度小于底部的宽度。本发明通过形成一种剖面呈梯形结构的栅极以取代传统的垂直型栅极设计,从而增加栅极之间沟槽顶部的开口距离,降低其深宽比,以此有效改善第零层内介电层制备过程中填充能力有限的问题,从而减少空洞的形成,提高器件的性能进而提高产品良率。本发明所述的工艺方法简单易于实施。

技术领域

本发明涉及半导体器件制造工艺领域,特别是指一种在半导体制造的后栅极工艺中改善第零层内介电层的填充能力的栅极。

本发明还提供所述栅极的工艺方法。

背景技术

互补型金属氧化物半导体器件(CMOS :Complementary Metal-Oxide-Semiconductor)制造技术沿着摩尔定律不断发展,伴随器件尺寸的不断缩小,栅极介质的厚度不断减薄,栅极的漏电流也随之增大,在5nm以下,由于电子的隧穿效应,SiO2作为栅极介质所产生的漏电流已经无法接受。采用高介电常数(high-k)介质取代SiO2看可以有效降低等效二氧化硅绝缘厚度,同时可得到较大的栅极介质的物理厚度,从而在源头堵住栅极漏电。目前在32nm节点中可以采用先栅极(gate-first)工艺和后栅极(gate-last)工艺两种制程来获得高介电常数金属栅极(HKMG:High-K Metal Gate)结构。在28nm HK后栅极工艺,即替代金属栅(RMG:Replacement Metal Gate)工艺中,High-K材料不用经历高温过程,可以有效降低阈值电压Vt的漂移,从而提高器件的可靠性,但是RMG工艺需包含更多工艺步骤,给制造带来更多的挑战。

在RMG工艺中,不同栅极之间需要填充一种绝缘材料来分开,即第零层内介电层(ILD0))。然而随着器件尺寸的微缩,受Design Rule的限制,栅极之间的空隙越来越小,沟槽的深宽比变大,在填充内介电层的过程中不可避免的会生成空洞(Void ),在后续制程中,由于空洞顶部ILD0比较薄,极易被酸侵蚀或者再研磨过程中被消耗掉,在两个栅极之间形成一开放的孔槽,从而失去隔离功能。

为改善ILD0层的填充性能,现在普遍选用填充能力更好的ILD0制备工艺手段,如高深宽比工艺(HARP:High Aspect Ratio Process),然而由于该工艺直接采用O2和TEOS(正硅酸乙酯)发生热化学反应,没有等离子体辅助,所以仍会有空洞形成。

发明内容

本发明所要解决的技术问题在于提供一种改善第零层内介电层的填充能力的栅极结构。

本发明所述的改善第零层内介电层的填充能力的栅极,包括:提供一半导体基板,在所述半导体基板上具有多个栅极,所述多个栅极之间具有一定间距。

所述栅极的剖面呈梯形,即栅极剖面的顶部宽度小于底部的宽度。

进一步的改进是,所述的多个栅极之间,还填充有第零层内介电层。

进一步的改进是,所述的第零层内介电层为绝缘介质层,优选地为氧化硅。

进一步的改进是,所述的半导体基板,为半导体硅衬底,或者是砷化镓、锗硅衬底,或者是外延。

进一步的改进是,所述的梯形结构的栅极,能增大栅极之间的开口宽度,具有更高的填充性能。

进一步的改进是,所述的栅极与半导体基板之间,还具有栅介质层。

为解决上述问题,本发明提供一种改善第零层内介电层的填充能力的工艺方法,以形成上述的栅极结构,其工艺包含:

步骤一,提供一半导体基板,在所述半导体基板上依次淀积栅介质层、第一多晶硅层、氮化硅硬掩模层、氧化硅硬掩模层以及无定形碳层。

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