[发明专利]一种UART指令数据接收系统及其接收方法

说明书

本发明公开了通用异步收发器数据接收系统、接收方法和片上系统，该通用异步收发器数据接收系统包括：跨时钟同步模块，被配置为将接收到的UART数据同步到采样时钟SLP_CLK域；寄存器模块，被配置为配置所述UART数据接收解析模块所需的参数；UART数据接收解析模块，被配置为根据所述寄存器模块配置的所述参数，解析经所述跨时钟同步模块同步后的UART数据；所述读写和中断处理模块，被配置为读写所述先进先出模块，并根据所述先进先出模块的状态发出中断以通知所述CPU进行读取操作；并且所述先进先出模块被配置为暂存所述UART数据。本发明的UART数据接收系统能够解决了由数据波特率和采样时钟频率比例关系为非整数倍关系时引入的数据误采样问题。

技术领域

本发明涉及物联网技术领域，具体涉及一种通用异步收发器数据接收系统、接收方法和片上系统。

背景技术

随着物联网的兴起，集通信和传感信号采集的片上系统(SOC)芯片需求日趋增长，同时对芯片的功耗要求也越来越高，因此SOC的功耗消耗已成为芯片设计的一个重要指标。

为提升功耗利用率，物联网应用中SOC芯片一般有两种工作模式：(1)休眠模式(2)正常工作模式。在休眠模式时，芯片处于低功耗状态，主频时钟关闭和部分电路断电；正常工作模式时，主频时钟打开，芯片所有电路均上电。芯片处于休眠时，一般只有常开电电路部分工作，其驱动时钟为几十KHz的低频时钟，如果要达到随时快速响应主控发出的指令，则需要准确接收和暂存主控发出的指令(CMD)数据。

目前主流所用的低频晶振时钟周期为32.768KHz，为使通用异步收发器(UART)数据采样留一定时序余量，采样时钟SLP_CLK至少要为通用异步收发器UART数据波特率的3倍以上。若片上系统SOC的采样时钟SLP_CLK为32.768KHz，则可推出通用异步收发器UART数据波特率最大为9600bps。

传统通用异步收发器UART每帧数据由开始位、数据位、奇偶校验位和停止位四个部分依次组成。其中，开始位为低电平，占用1位，数据长度为5、6、7、8不等；奇偶校验的模式有奇校验和偶校验；停止位为高电平，长度为1位、1.5位和2位不等。

为增强抗干扰能力，数据波特率和采样时钟的速率关系为1比16。如果用传统通用异步收发器UART，则采样时钟SLP_CLK频率至少要153.6KHz，然而采样时钟SLP_CLK通常为32.768KHz晶振驱动，因此传统采样时钟UART无法满足需求。

如仍按传统通用异步收发器UART设计方法只修改数据波特率和采样时钟的速率关系的比例关系，即用32.768KHz直接采样9600bps速率，则数据波特率和采样时钟的速率关系为1比3.413，为非整数倍关系，必然导致采样误差累加，从而导致采样错误，如图1所示，由于数据波特率和采样时钟的速率关系为1比3.413，则用于对bit4进行采样的时钟沿由于误差叠加，会采样到bit3。

综上所述，现有技术主要存在下面两个不足：1.若使用现有传统通用异步收发器UART，则必须要提高SOC的低频工作模式的驱动时钟频率，不利于降低功耗；2.若SOC的采样时钟SLP_CLK使用32.768KHz，只修改数据波特率和采样时钟频率的比例关系，则会导致CMD接收错误，无法使用。

发明内容

有鉴于此，本公开实施例提供一种通用异步收发器数据接收系统、接收方法和片上系统，以至少部分解决现有技术中存在的问题。

根据本公开实施例的第一方面，提供了一种通用异步收发器UART数据接收系统，所述通用异步收发器UART数据接收系统包括跨时钟同步模块、寄存器模块、UART数据接收解析模块、读写和中断处理模块和先进先出模块，

所述跨时钟同步模块被配置为将接收到的UART数据同步到采样时钟SLP_CLK域；

所述寄存器模块被配置为配置所述UART数据接收解析模块所需的参数，并回读所述UART数据；