[发明专利]一种CMOS晶体管、CMOS晶体管的制备方法及电子设备

说明书

本发明公开了一种CMOS晶体管，包括衬底，以及在衬底上形成的PMOS晶体管和NMOS晶体管；其中，PMOS晶体管和NMOS晶体管均包括：依次叠置在衬底上的第一源/漏区、沟道区和第二源/漏区；绕沟道区的至少部分外围形成的栅堆叠；叠置在第一源/漏区和第二源/漏区上的掺杂层，依次叠置在掺杂层上的金属硅化物层和第一金属层，以及形成在第一金属层两侧的第二金属层。本发明提供的CMOS晶体管在对应的第一源/漏区和第二源/漏区表面均叠置有掺杂层，其中，NMOS晶体管对应的掺杂层内掺杂有高浓度的P或As，PMOS晶体管对应的掺杂层内掺杂有高浓度的B，能够有效降低源漏接触电阻，从而提高器件性能。同时，本发明还提供一种CMOS晶体管的制备方法，以及一种电子设备。

技术领域

本发明涉及半导体技术领域，具体涉及一种CMOS晶体管，同时，还涉及一种CMOS晶体管的制备方法，以及一种电子设备。

背景技术

随着技术的发展，集成电路中器件的集成化程度越来越高，导致晶片上的单个器件的尺寸也越来越小，而COMS（互补金属氧化物半导体）技术进入到16或14纳米及以下技术节点，源漏区接触电阻对器件性能的提升起着至关重要的作用。

接触电阻率与半导体的掺杂浓度相关，而目前CMOS器件中源漏接触区域的掺杂浓度受限于源漏区中的掺杂浓度，较低的掺杂浓度导致源漏区接触电阻率较高，即源漏区接触电阻较高，从而导致器件性能较差。

发明内容

为了克服现有CMOS晶体管中源漏区接触电阻较高，导致器件性能差的技术问题，本发明提供一种CMOS晶体管、CMOS晶体管的制备方法及电子设备。

本发明所述的CMOS晶体管，包括：衬底，以及在衬底上形成的PMOS（负极通道金属氧化物半导体）晶体管和NMOS（正极通道金属氧化物半导体）晶体管；

其中， PMOS晶体管和NMOS晶体管均包括：

依次叠置在衬底上的第一源/漏区、沟道区和第二源/漏区；

绕沟道区的至少部分外围形成的栅堆叠；

叠置在第一源/漏区和第二源/漏区上的掺杂层，依次叠置在掺杂层上的金属硅化物层和第一金属层，以及形成在第一金属层两侧的第二金属层。

优选地，还包括间隔物，间隔物围绕在栅堆叠的外围；

氧化物隔层，氧化物隔层形成在衬底、间隔物上；

接触孔，接触孔由氧化物隔层的顶部向下延伸，并与第一源/漏区和第二源/漏区相对，接触孔的侧壁上沉积有第二金属层。

优选地，还包括浅沟道隔离，浅沟道隔离嵌于衬底中，且位于第一源/漏区和第二源/漏区的外侧。

优选地，NMOS晶体管中第一源/漏区和第二源/漏区上的掺杂层为N型重掺杂层， N型重掺杂层的层厚为1至40nm。

优选地，N型重掺杂层中掺杂有P（磷），P的浓度为10¹⁹cm^-3至10²²cm^-3。

优选地，PMOS晶体管中第一源/漏区和第二源/漏区上的掺杂层为P型重掺杂层，P型重掺杂层的层厚为1至40nm。

优选地，P型重掺杂层中掺杂有B（硼），B的浓度为10¹⁹cm^-3至10²²cm^-3。

优选地，栅堆叠包括高介电常数层和金属栅，由高介电常数层和金属栅叠加形成HKMG（高K金属栅技术）。

优选地，NMOS晶体管中第一源/漏区和第二源/漏区均为n-Si（n型硅）， PMOS晶体管中第一源/漏区和第二源/漏区均为p-SiGe（p型锗化硅）。