[发明专利]任意整数分频器及锁相环系统

说明书

本申请提供一种任意整数分频器及锁相环系统。任意整数分频器包括分频模块和逻辑运算模块。分频模块的第一输入端作为任意整数分频器的第一输入端，用于接收第一信号；分频模块的第二输入端作为任意整数分频器的第二输入端，用于接收控制信号；分频模块的输出端连接逻辑运算模块的第一输入端；逻辑运算模块的输出端作为任意整数分频器的输出端；逻辑运算模块的输出端连接分频模块的第三输入端和逻辑运算模块的第二输入端。本申请提供的任意整数分频器结构简单，易于实现。

技术领域

本申请涉及数字电路技术领域，尤其涉及一种任意整数分频器及锁相环系统。

背景技术

锁相环系统通常由鉴频鉴相器、滤波器和压控振荡器三部分组成前馈通路，由分频器组成频率相位的反馈通路。分频器将压控振荡器的频率分频后输入鉴频鉴相器，鉴频鉴相器将此频率时钟与参考时钟的相位差转换成电压信号输出，经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率进行调制。

一般的锁相环系统中的分频器，是通过将n个D触发器级联来实现2ⁿ分频的，不能实现任意整数的分频。但是，随着集成电路的发展，系统对锁相环的灵活性要求越来越高，对于不同的应用需求，系统向锁相环提供不同的参考时钟，需要分频器提供较宽的分频比，因此，2ⁿ分频电路难以满足要求，需要提供能够进行任意整数分频的分频器。

传统技术中的任意整数分频器电路，需要通过切换开关来进行奇偶选择，存在实现复杂的问题。

发明内容

基于此，有必要提供一种任意整数分频器及锁相环系统。

一种任意整数分频器，包括：分频模块和逻辑运算模块；

所述分频模块的第一输入端作为所述任意整数分频器的第一输入端，用于接收第一信号；所述分频模块的第二输入端作为所述任意整数分频器的第二输入端，用于接收控制信号；所述分频模块的输出端连接所述逻辑运算模块的第一输入端；所述逻辑运算模块的输出端作为所述任意整数分频器的输出端；所述逻辑运算模块的输出端连接所述分频模块的第三输入端和所述逻辑运算模块的第二输入端；

所述分频模块根据所述控制信号对所述第一信号进行分频处理生成第二信号，并将所述第二信号发送给所述逻辑运算模块；所述逻辑运算模块对所述第二信号进行逻辑运算后生成第三信号并输出，且所述逻辑运算模块将所述第三信号输入所述分频模块和所述逻辑运算模块。

在其中一个实施例中，所述分频模块包括多个子分频单元；

所述子分频单元控制信号输入端连接反向信号输入端；所述子分频单元的信号输出端连接下一级所述子分频单元的信号输入端；所述子分频单元的反向信号输出端连接下一级所述子分频单元的反向信号输入端；

所述多个子分频单元中的第一级所述子分频单元的信号输入端和反向信号输入端作为所述分频模块的第一输入端，用于接收所述第一信号；各所述子分频单元的数据输入端作为所述分频模块的第二输入端，用于接收所述控制信号；各所述子分频单元的预置数控制端作为所述分频模块的第三输入端，分别连接所述逻辑运算模块的输出端，用于接收所述第三信号；各所述子分频单元的信号输出端和反向信号输出端作为所述分频模块的输出端，均连接所述逻辑运算模块的第一输入端，用于输出所述第二信号。

在其中一个实施例中，所述子分频单元包括第一D触发器、第一与非门、第二与非门和反相器，所述反相器的输入端和所述第一与非门的第一输入端作为所述子分频单元的数据输入端，所述反相器的输出端连接所述第二与非门的第二输入端；所述第一与非门的第二输入端和所述第二与非门的第一输入端作为所述子分频单元的预置数控制端；所述第一与非门的输出端连接所述第一D触发器的复位信号输入端，所述第二与非门的输出端连接所述第一D触发器的设置信号输入端。

在其中一个实施例中，所述控制信号为配置字信号。