[发明专利]一种带状态监测的可配置一致性验证系统

说明书

本发明涉及芯片验证技术领域，具体涉及一种带状态监测的可配置一致性验证方法。本发明通过以下技术方案得以实现的：一种带状态监测的可配置一致性验证系统，包含片上网络以及片上网络连接的核组，每个所述核组包含核心、存储控制器和访存一致性处理部件；所述核心用于生成与发送激励；所述访存一致性处理部件接收来自所述核心发送来的激励并从所述存储控制器中取得结果返还至所述核心；所述核心还用于对所述结果进行验证；还包含动态监测模块。本发明的目的是提供一种带状态监测的可配置一致性验证方法，不仅能快速灵活的构建Cache一致性验证环境，且能动态实时的监测各个模块的状态。

技术领域

本发明涉及芯片验证技术领域，具体涉及一种带状态监测的可配置一致性验证方法。

背景技术

随着计算机体系结构研究的不断深入和集成电路设计技术的快速发展,处理器的频率得到了极大提升,为了进一步提高处理器的性能,多核并行成为了处理器研制的重要发展方向。虽然存储器技术也在持续提高,但是其频率\容量\读写速度等指标远远满足不了处理器的性能需求,产生了存储墙问题。

为了有效缓解存储墙问题,目前普遍在处理器核心中加入多级高速缓存Cache,使得处理器核心的访存速度接近运算速度,并且可访问的空间没有变小,从而有效提升性能。

如公告号为CN200810246665.5的中国专利文件所公布的技术方案中，其中一个步骤使用了分布式共享存储算法。在现有技术中，多核并行处理器往往采用此种分布式共享存储技术。在这种技术中，每个处理器核心中的Cache都可以和存储器共享数据,便捷高效，但又引发了多个核心间的数据一致性问题。

这就必须设计适合处理器整体架构和性能指标的Cache一致性协议,来统一管理各个核心的Cache和主存中的数据,在保证访存正确性的前提下,提高处理器的性能。

由于处理器的架构千差万别,性能指标各有侧重,再加上片上网络结构创新,在多核处理器系统中,Cache一致性协议的高效、正确和稳定就显得至关重要。进一步的，对Cache一致性协议的验证会贯穿整个处理器研制的始终,对快速构建环境、动态实时报错、激励可重用等方面都提出了更高的要求。

发明内容

本发明的目的是提供一种带状态监测的可配置一致性验证方法，不仅能快速灵活的构建Cache一致性验证环境，且能动态实时的监测各个模块的状态。

一种带状态监测的可配置一致性验证系统，包含片上网络，还包含与片上网络连接的核组，每个所述核组包含核心、存储控制器和仿存一致性处理部件；

所述核心用于生成与发送激励；

所述仿存一致性处理部件接收到来自所述核心发送来的激励并从所述存储控制器中取得结果返还至所述核心；

所述核心还用于对所述结果进行验证；

还包含动态监测模块，所述动态监测模块包含核心监测模块、存控监测模块和一致性协议处理部件监测模块。

作为本发明的优选，所述核组为两个或多个，共同连接在所述片上网络上。

作为本发明的优选，所述动态监测模块包含两项监测内容，分别为自身状态实时监测和传输协议实时监测。

作为本发明的优选，所述核心和所述存储控制器为待测设计或虚拟模型，所述仿存一致性处理部件只能为待测设计。

一种带状态监测的可配置一致性验证系统的验证方法，其特征在于，包含如下步骤：

S1、测试环境搭建步骤；

编写核心与存储控制器的虚拟模型，且根据验证目标来配置参数；

S2、激励生成与结果检查步骤；