[发明专利]时钟信号发生器、时域交错模拟数字转换器及方法

权利要求书

1.一种时钟信号发生器，包括：

线性反馈移位寄存器，接收系统时钟信号并基于该系统时钟信号输出一系列多位状态；以及

单相脉冲发生器，接收该多位状态并生成第一时钟信号及第二时钟信号，其中，该第一时钟信号的脉冲速率慢于该系统时钟信号的脉冲速率且该第二时钟信号的脉冲速率慢于该第一时钟信号的脉冲速率。

2.如权利要求1所述的时钟信号发生器，其中，该第一时钟信号的脉冲宽度长于该系统时钟信号的脉冲宽度且该第二时钟信号的脉冲宽度长于该第一时钟信号的脉冲宽度。

3.如权利要求1所述的时钟信号发生器，其中，该单相脉冲发生器包括缓冲该多位状态的流水线寄存器以及基于该缓冲多位状态产生该第一时钟信号及该第二时钟信号的组合逻辑。

4.如权利要求1所述的时钟信号发生器，还包括：

第一多相脉冲发生器，接收该第一时钟信号以及在不同相位的该系统时钟信号的多个实例并生成在不同相位的该第一时钟信号的多个实例；以及

第二多相脉冲发生器，接收该第二时钟信号以及在不同相位的该系统时钟信号的该多个实例并生成在不同相位的该第二时钟信号的多个实例，

其中，该系统时钟信号的该多个实例、该第一时钟信号的该多个实例，以及该第二时钟信号的该多个实例都处于若干(N)个不同相位。

5.如权利要求4所述的时钟信号发生器，还包括额外延迟元件，其延迟该第二时钟信号的每个实例以针对在该若干(N)个不同相位的其中每一个相位的该第二时钟信号的每个实例进一步生成相应一组在若干(M)个不同相位的该第二时钟信号的额外实例。

6.如权利要求1所述的时钟信号发生器，还包括与该线性反馈移位寄存器可操作地连接的无效状态检测电路，

其中，该线性反馈移位寄存器包括第一若干(X)个触发器并能够产生等于2^X-1的第二若干(Y)个该多位状态，

其中，该单相脉冲发生器仅需要第三若干(Z)个该多位状态以产生该第一时钟信号及该第二时钟信号，

其中，该无效状态检测电路检测何时该线性反馈移位寄存器循环经过Z多位状态以及何时该线性反馈移位寄存器达到全零状态，以及

其中，当该线性反馈移位寄存器循环经过Z多位状态时或者当该线性反馈移位寄存器达到该全零状态时，该无效状态检测电路使该线性反馈移位寄存器重置。

7.如权利要求1所述的时钟信号发生器，其中，该系统时钟信号为四分之一速率时钟信号，该第一时钟信号为十六分之一速率时钟信号，以及该第二时钟信号为六十四分之一速率时钟信号。

8.一种时域交错模拟数字转换器(ADC)，包括：

第一电路分支，分别包括：

第一采样及保持放大器；以及

第一采样及保持开关，将该第一采样及保持放大器选择性连接至输入节点；

多路复用器；

分别连接于该第一电路分支与该多路复用器之间的第二电路分支组，各组中的各第二电路分支包括：

与该多路复用器的其中相应一个连接的子ADC；以及

第二采样及保持开关，将该子ADC选择性连接至该第一电路分支的其中相应一个的该第一采样及保持放大器；

数字信号处理器，分别自该多路复用器接收中间数字输出信号，并在输出节点输出最终数字输出信号；以及

时钟信号发生器，包括：

线性反馈移位寄存器，接收系统时钟信号并基于该系统时钟信号输出一系列多位状态；以及

单相脉冲发生器，接收该多位状态并生成第一时钟信号及第二时钟信号，其中，该第一时钟信号的脉冲速率慢于该系统时钟信号的脉冲速率且该第二时钟信号的脉冲速率慢于该第一时钟信号的脉冲速率；

第一多相脉冲发生器，接收该第一时钟信号以及在不同相位的该系统时钟信号的多个实例并生成在不同相位的该第一时钟信号的多个实例，以控制该第一电路分支的时序；以及

第二多相脉冲发生器，接收该第二时钟信号以及在不同相位的该系统时钟信号的该多个实例并针对该第一时钟信号的各实例生成在不同相位的该第二时钟信号的多个实例，以控制该第二电路分支的时序。