[发明专利]一种分频比为11的电路

说明书

本发明提供一种分频比为11的电路，电路包括：第二模块和第三模块为分频比为3的电路；第一模块包括第一触发器、第二触发器、第一或非门和与门，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门的第一输入端，与门的输出连接第一或非门的第二输入端，第一或非门的输出连接第一触发器的数据输入端，与门的两个输入端连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。本发明提供的电路，能减少触发器的个数，并且采用异步逻辑而不存在时序的要求，还可以提高芯片流片的成功率。

技术领域

本发明属于电路领域，具体涉及一种分频比为11的电路。

背景技术

在一些特定的应用背景下，需要不同分频比的电路来产生所需要的频点。常用的分频比有2,3,4,5等。现有技术中，分频比如果比较大的话，通常会用计数器来实现。此时电路设计者通常需要画卡诺图，然后再进行最优化设计，具体如图1所示。这种设计所采用的触发器的个数比较多，并且当工作频率比较高时，有一定的时序要求。

基于上述背景，有必要提供一种简单可靠的分频比为11的电路对现有电路进行优化。

发明内容

针对现有技术中存在的缺陷，本发明提供的分频比为11的电路，该电路不仅利用异步逻辑而不需要对时序有特定要求，又能减少电路中触发器的个数。

为达到以上目的，本发明采用的技术方案是：一种分频比为11的电路，所述电路包括第一模块、第二模块和第三模块，第二模块和第三模块为分频比为3的电路；

第一模块包括第一触发器、第二触发器第一或非门NOR1和与门AND1，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门NOR1的第一输入端，与门AND1的输出连接第一或非门NOR1的第二输入端，第一或非门NOR1的输出连接第一触发器的数据输入端，与门AND1的两个输入端分别连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器INV1后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。

进一步的，所述第二模块包括第三触发器、第四触发器和第二或非门NOR2；所述第二或非门NOR2的两个输入端分别连接第三触发器的输出端和第四触发器的输出端，所述第二或非门NOR2的输出端连接第三触发器的数据输入端，第三触发器的输出端连接第四触发器的数据输入端。

进一步的，所述第三模块包括第五触发器、第六触发器和第三或非门NOR3；所述第三或非门NOR3的两个输入端分别连接第五触发器的输出端和第六触发器的输出端，所述第三或非门NOR3的输出端连接第五触发器的数据输入端，第五触发器的输出端连接第六触发器的数据输入端。

进一步的，所述第一触发器、第二触发器、第三触发器、第四触发器、第五触发器或第六触发器为D型触发器。

本发明的效果在于，本发明提供的分频比为11的电路，其触发器的个数非常少，并且采用异步逻辑而不存在时序的要求。同时，还可以提高芯片流片的成功率。

附图说明

图1为现有技术中采用卡诺图的电路结构示意图；

图2为本发明所述分频比为11的电路结构示意图。

具体实施方式

为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本发明保护的范围。