[发明专利]一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法

说明书

本发明涉及半导体技术领域，提供了一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法。包括刻蚀出辅助沟道孔结构；其中，所述辅助沟道孔的深度与上堆叠结构中的堆叠结构厚度偏差在预设范围内；通过所述辅助沟道孔结构，刻蚀掉位于下堆叠结构以上的上堆叠结构，露出可供检测的下沟道结构中的存储膜；其中，所述下沟道结构位于所述下堆叠结构中；以及检测所述下沟道结构中的存储膜的侧壁轮廓。本发明选择了影响沟道孔侧壁结构完整性的关键步骤，并设计了一套不仅能够去除上沟道结构，露出可供检测的下沟道结构中的存储膜，而且，还能够保持整个过程不至于破坏下沟道结构中的存储膜，使得在双堆叠结构中检测沟道孔侧壁刻蚀损伤成为了可能。

【技术领域】

本发明涉及半导体技术领域，特别是涉及一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法。

【背景技术】

3D NAND叠加的层数越多，越能获得更多的存储单元，但是层数越多，沟道通孔刻蚀(Channel Hole Etch Through，简写为CH ET)的难度越大，因此双堆叠(dual deck)工艺被开发出来，即采用两次CH ET以降低一次CH ET的难度。同时，随着叠加层数的增多，缺陷检测难度亦相应增加，现有检测方法已经不能满足128层，以及大于128层的缺陷检测需求。

鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。

【发明内容】

本发明要解决的技术问题是如何在高层数的双堆叠结构中，进行缺陷检测。

本发明进一步要解决的技术问题是提供一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法。

本发明采用如下技术方案：

一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法，包括：

刻蚀出辅助沟道孔结构；其中，所述辅助沟道孔的深度与上堆叠结构中的堆叠结构厚度偏差在预设范围内；

通过所述辅助沟道孔结构，刻蚀掉位于下堆叠结构以上的上堆叠结构，露出可供检测的下沟道结构中的存储膜；其中，所述下沟道结构位于所述下堆叠结构中；以及

检测所述下沟道结构中的存储膜的侧壁轮廓。

优选的，在刻蚀出辅助沟道孔结构之前，所述方法还包括：

获取对存储膜完成深孔打穿刻蚀的半导体结构，对于沟道孔内的存储膜表面沉积保护层。

优选的，所述保护层材料具体为无定型硅、氧化硅、多晶硅中的一种或者多种。

优选的，所述通过所述辅助沟道孔结构，刻蚀掉位于下堆叠结构以上的上堆叠结构，具体包括：

利用电介质层和牺牲层选择比，以及电介质层和保护层选择比均满足预设条件的刻蚀工艺，刻蚀掉位于下堆叠结构最上层牺牲层以上的堆叠结构，露出可供检测的下沟道结构中的存储膜。

优选的，所述通过所述辅助沟道孔结构，刻蚀掉位于下堆叠结构以上的上堆叠结构，具体包括：

利用电介质层和牺牲层选择比满足预设条件的刻蚀工艺；通过控制刻蚀时间，使得上堆叠层中的电介质层被刻蚀掉。

优选的，所述上堆叠结构和下堆叠结构之间沉积有刻蚀停止层；所述刻蚀停止层具体包括：具有预设厚度的电介质层构成。

优选的，所述预设厚度具体为：位于区间[25nm,200nm]中。

优选的，所述存储膜表面在进行深孔打穿刻蚀前生成有保护用的表层，则所述获取对存储膜完成深孔打穿刻蚀的半导体结构，还包括：

移除存储膜表面上起深孔打穿刻蚀过程保护用的表层，得到存储膜侧壁的轮廓。

优选的，所述刻蚀出辅助沟道孔结构，具体包括：