[发明专利]一种带扫描结构的无毛刺TSPC型D触发器及处理器

说明书

本发明公开了一种带扫描结构的无毛刺TSPC型D触发器及处理器，其中带扫描结构的无毛刺TSPC型D触发器包括使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑，且使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。本发明通过第一、第二反相逻辑来抑制毛刺的产生，克服了经典TSPC型D触发器因第二级反相逻辑在时钟信号周期翻转过程中引入毛刺的缺陷，且该触发器的建立时间(setup)与保持时间(hold)基本保持不变，且通过增加第四级反相器用于增强输出信号的驱动能力，其内部数据延迟较普通D触发器小，更加适合于高性能集成电路设计，可应用于高性能CPU、高端芯片、超级计算等。

技术领域

本发明涉及高性能集成电路设计领域的高速主从D触发器，具体涉及一种带扫描结构的无毛刺TSPC(True Single Phase Clock，真单相时钟)型D触发器及处理器。

背景技术

自CMOS集成电路技术问世以来，触发器始终是数字集成电路的核心元器件之一，是实现流水线、状态机、计数器、寄存器文件等时序逻辑的基本单元，其速度直接影响电路与芯片性能。D触发器种类繁多，分为RS触发器、JK触发器、D触发器、T触发器等多种功能类型；根据电路结构的不同，又分为主从型结构、灵敏放大器型结构和维持阻塞结构等。其中D触发器为数字集成电路技术中最为常用的触发器。TSPC锁存器和触发器在20世纪80年末被发明出来，它克服了基于传输门或C2MOS逻辑的传统D触发器需要互补时钟信号的缺点。这种触发器曾被用于Alpha 21064(92年问世)微处理器的设计实现，据Bowhill等人的研究，其速度较传统D触发器/锁存器方案提升了10％。

传统的TSPC型D触发器虽然在面积与性能上具有优势，然而当数据输入信号连续多个时钟周期为低电平时，数据输出端在时钟上升沿之后会产生瞬态毛刺。这些毛刺沿着组合逻辑向前传播，会增大下游线路的活动因子，产生额外的功耗消耗。而且这种毛刺的存在会降低触发器的抗噪声能力。

发明内容

本发明要解决的技术问题是：针对目前传统TSPC型D触发器存在毛刺和功耗、且现有改进不够完善的问题，提供一种带扫描结构的无毛刺TSPC型D触发器及处理器，本发明能够克服毛刺问题及其功耗损失，实现开销小，能够维持较高的工作速度与较小地面积，并提升其普遍适应性，适应于高性能微处理器设计。

为了解决上述技术问题，本发明采用的技术方案为：

一种带扫描结构的无毛刺TSPC型D触发器，包括：

使能电路，用于生成第一级反相逻辑所需的使能信号SE及其互补信号SEN；

第一级反相逻辑，用于在使能信号的控制下根据外部输入的扫描信号SI、数据输入D、时钟信号CP得到输出信号ml_a；第一级反相逻辑包括第一下拉网络和受时钟信号CP开关控制的第一上拉网络，第一上拉网络的输出信号通过受时钟信号CP控制的开关与第一下拉网络的输出信号ml_a相连，第一上拉网络包括并联的受使能信号SE控制的数据输入D支路、受互补信号SEN控制的扫描信号SI支路，第一下拉网络包括并联的受互补信号SEN控制的数据输入D支路、受使能信号SE控制的扫描信号SI支路；

第二级反相逻辑，用于根据信号ml_a、时钟信号CP执行第二级反相得到输出信号sl_b；

第二级反相逻辑包括受时钟信号CP选通的第二上拉网络和第二下拉网络，第二上拉网络在输出信号ml_a为高电平时保持输出信号sl_b、在输出信号ml_a为低电平时将输出信号sl_b上拉高电平，第二下拉网络在输出信号ml_a为低电平时保持输出信号sl_b、在输出信号ml_a为高电平时将输出信号sl_b下拉低电平；