[发明专利]一种应用于卷积神经网络中硬件加速器的数据传输方法有效

专利信息
申请号: 201910866944.X 申请日: 2019-09-12
公开(公告)号: CN110569970B 公开(公告)日: 2022-03-15
发明(设计)人: 杜高明;陈邦溢;任宇翔;张多利;宋宇鲲;尹勇生 申请(专利权)人: 合肥工业大学
主分类号: G06N3/063 分类号: G06N3/063;G06N3/04
代理公司: 安徽省合肥新安专利代理有限责任公司 34101 代理人: 陆丽莉;何梅生
地址: 230009 安*** 国省代码: 安徽;34
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摘要:
搜索关键词: 一种 应用于 卷积 神经网络 硬件 加速器 数据传输 方法
【说明书】:

发明公开了一种应用于卷积神经网络中硬件加速器的数据传输方法,是通过动态随机存取存储器DDR3将数据流传输进入UI接口的读FIFO中,当FIFO中的输入数据剩余量到达阈值后,控制器通过片上网络将输入数据传输进入PE的存储中,PE中的计算模块将会根据计算过程读取存储中的数据量来进行计算,计算完成后,数据从计算结果缓存单元向编码模块传递并进行编码压缩,将数据发送进入UI接口中的写FIFO,最后传入动态随机存取存储器DDR3中。本发明能降低数据的存储以及读取功耗、数据的传输时间以及功耗、减少计算量、在降低计算功耗同时提高计算单元利用率并且减少存储空间的消耗。

技术领域

本发明属于集成电路人工智能的硬件设计领域,具体的说是一种应用于卷积神经网络中硬件加速器的数据传输方法。

背景技术

近年来,智能设备迅速普及,“人工智能”掀起新的热潮。而作为人工智能领域的重要的一个方向,为了得到更高的识别精度,CNN的模型越来越大,数据量和计算量随之递增,计算的复杂性也在提升,这就为卷积神经网络硬件加速器的设计和发展带来了巨大的挑战。

卷积神经网络硬件加速器设计主要面临以下2个方面的挑战:1)超低功耗;2)超高性能。针对以上挑战,能效成为当前卷积神经网络硬件加速器设计的核心技术指标。而CPU和GPU工作需要很高的能耗,很难满足神经网络巨大的计算需求低能耗的需求;FPGA虽然具有较高的能效,但其受其成本、面积效率低、配置时间长等特点而并不适用于神经网络的设计平台。ASIC,专用集成电路芯片,设计时间短,面积小、功耗更低等特性使之成为了卷积神经网络加速器设计的重要的方法和手段。

在神经网络硬件化中,经过RELU激活函数后产生大量“0”数据,具有稀疏性;“0”数据在计算过程中,不会对结果产生任何影响,但是他需要大量的存储空间,读写功耗,消耗传输周期和计算周期。同时为了降低数据读取次数,采用数据复用的方式,目前多为输入复用、输出复用和权重复用。

MIT的Eyeriss采用行复用方法,采用单行权重复用方法以提高数据的使用次数,减少读写功耗。同时输入图片斜向加载进行PE中与对应的权重进行计算,每次仅计算几张输出特征图。但是该算法为了仅仅每次计算单张输出图片,而忽略了每一张输出图片需要加载大批量的输入图片;同时输入图片所含有的数据远远超过了权重的数据,因而权重复用导致更高的读取输入次数,导致功耗明显上升,而且该方法在计算的过程中耗费了很多的时间在“0”值的计算上面。

由多伦多大学以及哥伦比亚大学共同对寒武纪的DaDianNao[17]的结构做出调整之后可以通过输入数据以及偏移量来跳过输入数据中“0”值的计算,这种方法虽然在计算过程中可以节约很多计算周期,但是在数据存储以及传输上没有做很好的处理。

发明内容

本发明是为了解决上述现有技术存在的不足之处,提出一种应用于卷积神经网络中硬件加速器的数据传输方法,以期能对计算过程中的数据进行压缩,从而能降低数据的存储以及读取功耗、数据的传输时间以及功耗、减少计算量、在降低计算功耗同时提高计算单元利用率并且减少存储空间的消耗。

本发明为达到上述发明目的,采用如下技术方案:

本发明一种应用于卷积神经网络中硬件加速器的数据传输方法,所述卷积神经网络是包括I层卷积层和若干层池化层;其特点是,所述硬件加速器是由动态随机存取存储器DDR3、用户接口模块、主控器、片上网络以及卷积计算单元阵列组成;

所述用户接口模块由配置队列、地址生成器、读写控制单元、输入先入先出队列、输出先入先出队列;所述读写控制单元包含一个第一计数器;所述输入先入先出队是由输入编码先入先出队列rdbfifo、输入有效值先入先出队列rdififo、输入权重先入先出队列rdwfifo、输入地址先入先出队列rdafifo组成;所述输出先入先出队是由输出编码先入先出队列wrbfifo、输出有效值先入先出队列wrififo以及输出地址先入先出队列wrafifo构成;

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