[发明专利]一种蛙跳式快速环形振荡器电路

说明书

本发明公开了一种蛙跳式快速环形振荡器电路，其包括有多个延迟放大器单元，所述环形振荡器电路还包括有设置在每一所述延迟放大器单元的第一差分输入端P+和P‑、第二差分输入端S+和S‑以及差分输出端Mn+和Mn‑；本方案中的环形振荡器电路其通过采用2个(对应单端输入)或者2对(对应差分输入)输入的延迟放大器，连接方式除了通常的逐级相连外，还通过增加的1个或1对输入，蛙跳式的跨级相连，引入正反馈，缩短整个链路的延时，加快延迟放大器的电平反转，从而提高振荡频率。

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种蛙跳式快速环形振荡器电路。

背景技术

PLL(锁相环)电路为众多通讯芯片提供时钟，而多级环形振荡器是PLL的核心电路，传统的多级环形振荡器由多个延迟放大器级联而成，以往的设计往往注重调节精度(例如公开号为CN 105811969 A)，温度补偿(例如公开号为CN 105811925 A)等特性，但此类级联环形振荡器的速度受限于单个延迟放大器的延迟。

现有的环形振荡器都存在速度受单个延迟放大器的延迟限制，在相同CMOS半导体工艺下存在速度瓶颈。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种蛙跳式快速环形振荡器电路，该环形振荡器电路通过对环形振荡器中的延迟放大器单元增加输入以及采用蛙跳式的级联方式，改善了链路的延时，提高了环形振荡器的振荡频率。

为实现上述目的，本发明采用的技术方案如下：

一种蛙跳式快速环形振荡器电路，所述环形振荡器电路包括有多个延迟放大器单元，所述环形振荡器电路还包括有设置在每一所述延迟放大器单元的第一差分输入端P+和P-、第二差分输入端S+和S-以及差分输出端Mn+和Mn-,其中前一级的所述延迟放大器单元其差分输出端Mn+和Mn-与相邻的后一级的延迟放大器单元的第一差分输入端P+和P-相连，每一级所述延迟放大器单元其第二差分输入端S+和S-分别与位于其前两级的延迟放大器单元的差分输出端Mn+和Mn-相连，其中n为＞1的正整数。

进一步，所述延迟放大器单元其内用于接收第二差分输入端S+和S-信号的为一对PMOS管器件。

进一步，所述延迟放大器单元其内用于接收第一差分输入端P+和P-信号的为一对NMOS管器件。

进一步，所述延迟放大器单元其内用于接收差分输出端Mn+和Mn-信号的为一对NMOS器管件。

进一步，用于接收差分输出端Mn+和Mn-信号的一对NMOS器管件为呈正交布置。

与现有技术相比，本方案具有的有益技术效果为：本方案中的环形振荡器电路其通过采用2个(对应单端输入)或者2对(对应差分输入)输入的延迟放大器，连接方式除了通常的逐级相连外，还通过增加的1个或1对输入，蛙跳式的跨级相连，引入正反馈，缩短整个链路的延时，加快延迟放大器的电平反转，从而提高振荡频率。

附图说明

图1为本实施例中的蛙跳式快速环形振荡器的结构示意图。

图2为本实施例中的单个延迟放大单元(图1中的An)的电路结构示意图。

具体实施方式

下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。

本方案是针对现有的环形振荡器都存在速度受单个延迟放大器的延迟限制，在相同CMOS半导体工艺下存在速度瓶颈的问题，进而提出的一种蛙跳式快速环形振荡器电路，该环形振荡器电路通过对环形振荡器中的延迟放大器单元增加输入以及采用蛙跳式的级联方式，改善了链路的延时，提高了环形振荡器的振荡频率。