[发明专利]静态随机存取存储器装置

说明书

本发明公开一种静态随机存取存储器装置，包含两反相器和第一至第三晶体管。第一反相器的第一端耦接在第一数据节点，而第二端耦接在第二数据节点。第二反相器的第一端耦接在第二数据节点，而第二端耦接在第一数据节点。第一晶体管包含耦接在第一数据节点的第一端、第二端以及控制端。第二晶体管包含耦接在第一晶体管的第二端的第一端，耦接在第一位线的第二端，以及控制端。第三晶体管包含耦接在第一晶体管的第二端和第二晶体管的第一端之间的第一端、第二端以及耦接在第一数据节点的控制端。

技术领域

本发明涉及一种静态随机存取存储器装置，尤其涉及一种具保持电路的静态随机存取存储器装置。

背景技术

在一嵌入式静态随机存取存储器(embedded static random access memory，embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种易失性(volatile)的存储器单元(memorycell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储器单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属易失性存储器的动态随机存取存储器(Dynamic Random Access Memory，DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在计算机系统中当作快取存储器(cache memory)等的应用。

现有技术的静态随机存取存储器常使用六晶体管six-transistor，6T)的架构，其中两对晶体管分别组成两个反相器，此两反相器的输入和输出交叉连接以形成一锁存(latch)电路以将数据锁存在两个存储结点，再由两个存取晶体管来分别控制两存储结点的读写。传统的6T-SRAM存储器单元使用同一存取晶体管来控制同一存储结点的读取，在低电压操作时由于读取静态噪声边界(read static noise margin，SNM)与写入边界(writemargin)双双降低，再加上制程的漂移，因此容易出现半选择干扰，(half-selectdisturb)、读取干扰(read disturb)和写入失败(write failure)等问题。

发明内容

本发明提供一种静态随机存取存储器单元，其包含一第一反相器、一第二反相器，以及第一至第三晶体管。该第一反相器的第一端耦接在一第一数据节点，而第二端耦接在一第二数据节点。该第二反相器的第一端耦接在该第二数据节点，而第二端耦接在该第一数据节点。该第一晶体管其包含耦接在该第一数据节点的一第一端，一第二端，以及一控制端。该第二晶体管包含耦接在该第一晶体管的该第二端的一第一端，耦接在一第一位线的一第二端，以及一控制端。该第三晶体管包含耦接在该第一晶体管的该第二端和该第二晶体管的该第一端之间的一第一端，一第二端，以及耦接在该第一数据节点的一控制端。

附图说明

图1为本发明一实施例中一种10T-SRAM存储器单元的示意图。

图2为本发明另一实施例中一种10T-SRAM存储器单元的示意图。

图3为本发明另一实施例中一种10T-SRAM存储器单元的示意图。

【主要元件符号说明】

10、20、30 十晶体管静态随机存取存储器单元

T1～T6 存取晶体管

T7、T9 上拉晶体管

T8、T10 下拉晶体管

INV1、INV2 反相器

VDD 电压源

GND1、GND2 接地电位