[发明专利]一种集成低势垒JBS的SiC-MOS器件的制备方法

说明书

本发明公开了一种集成低势垒JBS的SiC‑MOS器件的制备方法。本发明将传统沟槽MOS的P‑well分割，在相邻沟槽之间的中心部分区域集成低势垒JBS二极管，相比直接使用SiCMOS寄生二极管，通过在器件内集成JBS二极管的技术手段降低了正向导通压降，使其在逆变电路、斩波电路等电能变换应用中更易实现正向导通，且具有较低功率损耗以及较高的工作效率；本发明制备的SiC‑MOS器件在逆变电路、斩波电路等电能变换应用中具有反向恢复时间短，反向恢复电荷少的特点以及较快的开关速度，直接在器件内部集成一个二极管使用，降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。

技术领域

本发明属于半导体技术领域，具体涉及一种集成低势垒JBS的SiC-MOS器件的制备方法。

背景技术

碳化硅材料具有优良的物理和电学特性，SiC MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的外延层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。

碳化硅VDMOS器件在传统逆变电路、斩波电路等电路应用中一般需要与一个反并联二极管共同发挥作用，传统沟槽的SiC-MOS器件如图1所示，通常有两种方式：其一为直接使用器件P阱区，N－漂移区与N+衬底形成的寄生PIN二极管。然而，此方式下得到的寄生碳化硅二极管的导通压降大(碳化硅PN结导通压降约为3V)，并且反向恢复特性差(正向导通时漂移区电导调制注入大量过剩载流子)，导致了高功率损耗，这与当下强调绿色环保的应用理念相悖；同时，因其工作速度低而导致工作效率低下，这对碳化硅VDMOS器件在逆变电路、斩波电路等应用中极为不利；其二为将器件与外部一个快恢复二极管((FRD)反并联使用。然而，此方式会引起系统成本的上升、体积的增大以及因金属连线增加而导致的可靠性降低，最终使得碳化硅VDMOS器件在传统逆变电路、斩波电路等电路应用中的推广受到了一定的阻碍。

发明内容

本发明的目的在于提供一种集成低势垒JBS的SiC-MOS器件的制备方法，以解决上述背景技术中提出的问题。

为实现上述目的，本发明采用了如下技术方案：

一种集成低势垒JBS的SiC-MOS器件的制备方法，包括如下步骤：

S1、对SiC衬底和SiC外延层进行清洗并且干燥；

S2、在SiC外延层表面上进行铝离子注入，形成P-well阱区；

S3、在P-well阱区上表面进行氮离子注入，形成源极接触n+区域；

S4、在P-well阱区与源极接触n+区域边缘之间进行铝离子注入，形成源极接触P+区域，其中源极接触P+区域的一个侧面与P-well阱区重合，另一侧面与源极接触n+区域部分重叠，重叠区域宽度0.2μm；

S5、对注入的杂质离子进行高温激活；

S6、栅极沟槽的刻蚀；

S7、对SiC衬底、SiC外延层以及栅极沟槽进行表面处理，使表面干净、平滑，并且在SiC外延层上表面及栅极沟槽表面进行干氧氧化，形成厚度50nm的SiO₂绝缘栅介质层，并且在SiO₂绝缘栅介质层上通过低压热壁化学气相淀积法淀积形成磷离子掺杂浓度为1×10²⁰cm^-3，厚度为800nm的栅电极层；

S8、对SiO₂绝缘栅介质层以及栅电极层进行光刻、刻蚀，仅保留有栅极沟槽内部的SiO₂绝缘栅介质层以及栅电极层；

S9、隔离介质层的淀积、光刻与刻蚀；

S10、通过lift-off工艺溅射金属Ni淀积源极欧姆接触金属；