[发明专利]非易失性存储器中的位置相关阻抗减轻

权利要求书

1.一种装置，包括：

串，所述串包括非易失性存储器单元；

第一组通路，所述第一组通路连接到所述串，所述第一组通路具有取决于相应串的位置的第一阻抗；

第二组通路，所述第二组通路连接到所述串，所述第二组通路具有第二阻抗；和

一个或多个控制电路，所述一个或多个控制电路被配置为在所述非易失性存储器单元上的存储器操作期间补偿在所述第一组通路和所述第二组通路之间的位置相关阻抗失配。

2.根据权利要求1所述的装置，其中所述一个或多个控制电路被配置为：

基于选定串的位置来控制施加到所述第一组通路的第一信号的开始时间和施加到所述第二组通路的第二信号的开始时间，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。

3.根据权利要求1所述的装置，其中所述一个或多个控制电路被配置为：

基于选定串的位置来控制施加到所述第一组通路的第一信号的稳态量值和施加到所述第二组通路的第二信号的稳态量值，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。

4.根据权利要求1所述的装置，其中所述一个或多个控制电路被配置为：

基于选定串的位置来控制施加到所述第一组通路的第一信号的斜坡时间和施加到所述第二组通路的第二信号的斜坡时间，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。

5.根据权利要求1所述的装置，其中：

所述第一组通路沿连接到所述非易失性存储器单元的不同块中的所述非易失性存储器单元的串的位线驻留，所述第一阻抗取决于所述不同块的位置；并且

所述第二组通路沿连接到所述不同块中的所述串的全局漏极侧选择线驻留，所述第二阻抗取决于所述不同块的位置。

6.根据权利要求1所述的装置，其中：

所述第一组通路沿连接到所述非易失性存储器单元的不同块中的串的全局源极侧选择线驻留，所述第一阻抗取决于所述不同块的位置；并且

所述第二组通路沿连接到所述不同块中的所述串的源极线驻留，所述第二阻抗取决于所述不同块的位置。

7.根据权利要求1所述的装置，其中：

所述第一组通路沿连接到所述非易失性存储器单元的不同块中的串的位线驻留；并且

所述第二组通路沿连接到所述不同块中的所述串的源极线驻留。

8.根据权利要求1所述的装置，还包括：

第三组通路，所述第三组通路连接到所述串；和

第四组通路，所述第四组通路连接到所述串，其中所述一个或多个控制电路被配置为基于选定串的位置来控制施加到所述第三组通路的第一电压和施加到所述第四组通路的第二电压，以便补偿所述第一组通路和所述第二组通路之间的所述位置相关阻抗失配。

9.根据权利要求8所述的装置，其中：

所述第一组通路连接到所述非易失性存储器单元的不同块中的串上的第一选择晶体管的第一端子；

所述第二组通路连接到所述不同块中的所述串上的第二选择晶体管的第一端子；

所述第三组通路连接到所述第一选择晶体管的第二端子；并且

所述第四组通路连接到所述第二选择晶体管的第二端子。

10.一种方法，包括：

确定第一信号和第二信号之间的关系以补偿到包括非易失性存储器单元的选定块的第一通路与到所述选定块的第二通路之间的阻抗失配，其中所述关系取决于所述选定块的位置；

将所述第一信号施加到通过所述第一通路连接到所述选定块的第一驱动器；以及

将所述第二信号施加到通过所述第二通路连接到所述选定块的第二驱动器。

11.根据权利要求10所述的方法，其中所述第一信号和所述第二信号之间的所述关系包括：

所述第二信号相对于所述第一信号的延迟，其中所述延迟取决于所述选定块的所述位置。