[发明专利]鉴频电路和方法

说明书

本发明公开了鉴频电路和方法。用于鉴频器电路的系统和方法包括：跳变检测器，被配置为接收数据输入并基于数据输入中的跳变提供第一边沿输出；第一电路，被配置为生成第二边沿输出；第二电路，被配置为生成第三边沿输出；以及组合逻辑，被配置为当第一边沿输出、第二边沿输出和第三边沿输出中的至少两个为高时，输出UP输出，并且被配置为当第一边沿输出、第二边沿输出和第三边沿输出都为低时，输出DOWN输出。

相关申请的交叉引用

本申请要求享有2018年9月18日提交的标题为“EFFICIENT FREQUENCY DETECTORSFOR CLOCK AND DATA RECOVERY CIRCUITS(用于时钟和数据恢复电路的高效鉴频器)”的美国临时专利申请第62/732,942号的优先权和权益，在此通过全文引用的方式将其内容并入本文。

技术领域

本公开的一些实施例一般涉及用在时钟和数据恢复(CDR)中的频率采集和bangbang鉴相器。

背景技术

串行链路包括经由信道连接至接收器的发射器。接收器通常包括被配置成生成与输入数据的相位对齐的时钟的电路。

图1描绘了被配置成将局部生成的时钟与输入数据信号对齐的现有技术的CDR电路。

参考图1，现有技术的CDR系统100包括对输入数据进行采样并将数据提供至bangbang鉴相器120的数据和交叉限幅器110。bang bang鉴相器120确定由压控振荡器(VCO)130生成的时钟的相位是否与输入数据对齐(例如同相)。bang bang鉴相器120具有3个状态，包括早期阶段、晚期阶段、或者不存在有用信息的阶段(例如没有确定相位对齐所需要的数据跳变)。基于当前状态，bang bang鉴相器120输出UP值或DOWN值。UP信号up和DOWN信号dn被提供到电荷泵140，电荷泵140激励开关以增大或减小VCO 130的控制电压。例如，当在电荷泵140处接收到UP信号up时，电荷泵140增大VCO 130的控制电压并且提高所生成的时钟的频率。类似地，当在电荷泵140处接收到DOWN信号dn时，电荷泵140减小VCO 130的控制电压并且降低所生成的时钟的频率。

为了正确锁相，VCO 130需要生成具有接近数据速率的频率的时钟。因此，频率采集电路150用于设置初始时钟。频率采集电路150接收从VCO 130输出的时钟，并提供电压输出以增加或减小由VCO 130生成的时钟频率。

过去，已采用许多方法用于频率采集。例如，已经使用可以采用鉴相鉴频器(PFD)、旋转鉴频器或基于计数器的鉴频器的频率采集电路来执行频率采集。然而，这些现有系统存在许多缺点。例如，PFD不适于数字CDR。PFD和旋转鉴频器两者都不与从发射器发送的低摆幅信号良好地协作。基于计数器的鉴频器需要多位计数器和各种算术运算来工作，这需要太多空间和复杂性，并且此外可能产生多位频率误差，并且因此难以实现。

因此，需要一种提供在转换到CMOS之后(例如，在限幅器之后)对输入数据进行操作并且不使用多位算术运算的精确频率采集的方法。

以上信息仅是为了增强对本公开的实施例的背景的理解，并且因此可以包含不构成现有技术的信息。

发明内容

本公开的一些实施例提供了一种用于鉴频器电路的系统和方法。在各个实施例中，鉴频器电路包括：跳变检测器，被配置为接收数据输入并基于数据输入中的跳变提供第一边沿输出；第一电路，被配置为生成第二边沿输出；第二电路，被配置为生成第三边沿输出；以及组合逻辑。在各个实施例中，组合逻辑被配置为：当第一边沿输出、第二边沿输出和第三边沿输出中的至少两个为高时，输出UP输出；并且当第一边沿输出、第二边沿输出和第三边沿输出都为低时，输出DOWN输出。

在各个实施例中，第一电路包括第一延迟电路，并且第二电路包括第二延迟电路。

在各个实施例中，组合逻辑包括DOWN逻辑和UP逻辑。