[发明专利]一种针对小线宽要求的硅通孔互连铜线阻挡层优化方法

说明书

本发明公开一种针对小线宽要求的硅通孔互连铜线阻挡层优化方法，包括步骤：采用Ta和TaN双层作为通孔阻挡层，制备不同厚度的Ta‑TaN阻挡层，测量不同厚度下互连体系电阻电阻电迁移性能，选择具备预期电迁移能力和低互连电阻的适宜厚度的Ta‑TaN阻挡层薄膜作为目标阻挡层。本发明采用Ta和TaN双层作为通孔阻挡层，通过制备不同厚度的Ta‑TaN阻挡层，测量不同厚度下的互连体系电阻电迁移性能，最终获得具备预期电迁移能力和低互连电阻的适宜厚度的Ta‑TaN阻挡层薄膜。

技术领域

本发明涉及集成电路制造工艺技术领域，特别是涉及一种针对小线宽要求的硅通孔互连铜线阻挡层优化方法。

背景技术

随着超大规模混合集成电路的发展，门延迟的下降速度越来越快，电阻和电容都在增大，且间距更窄，限制了集成度的增加。解决的办法是采用基于硅通孔的Cu互连技术，硅通孔用于将一个金属层连接到另一个金属层，为信号从不同的设备流过芯片提供关键路径。由于通孔电阻与RC延迟直接相关，所以通孔电阻对器件性能至关重要。

通孔是通过深反应离子刻蚀(DIRE)或感应耦合等离子体(ICP)刻蚀获得的，为了防止器件之间短路，首先在其上做一层绝缘层SiO₂，Cu在Si和含Si的介质层中有较强的扩散性，这样Cu在其中会产生陷阱，使器件性能退化，所以，需要在绝缘层上制备一层阻挡层。降低通孔电阻最直接的方法是增加底部通孔的特征尺寸，但是特征尺寸的增加会降低时间相关介质击穿(TDDB)的性能，并且影响产品的良率；而通过引入新的阻挡层材料如钴(Co)和钌(Ru)会改变当前的集成工艺并且可能对下游工艺产生影响；通过蚀刻处理将通孔延伸到下面的沟槽中可以增加接触面积，从而降低电阻，但在刻蚀过程中可能会引起切角问题和侧壁损伤。在不引起新的集成方案的情况下，减小通孔底部的阻挡层厚度是目前最可行的方案。

目前，阻挡层材料主要为高熔点金属(Cr、Ti、Nb、Mo、Ta和W)，高熔点金属的氮化物、碳化物、硅化物(TaN、TaSi、TaC、TiN)，高熔点金属三元化合物(Ti-Si-N、Zr-Si-N、W-Si-N、Ta-B-N、Zr-Al-N、Ti-Al-N)。国内外多种实验已经奠定了Ta及其氮化物TaN作为铜扩散阻挡层的关键地位。Ta及其化合物有良好的界面黏着性、低电阻率、较好的热稳定性和较高的电导率，Ta材料逐渐成为防止铜扩散的阻挡层材料，并受到越来越多的人的关注。

阻挡层沉积工艺是是平衡特征覆盖率和电参数的同时达到预期电迁移(EM)性能的关键组成部分。阻挡层厚度、沉积过程中的直流/交流偏压等对决定沉积的势垒膜的质量和数量起着重要作用。平衡这些参数能够调节薄膜以获得良好的可靠性的同时，降低通孔的电阻。

发明内容

本发明的目的是针对现有技术中存在的技术缺陷，而提供一种针对小线宽要求的硅通孔互连铜线阻挡层优化方法。

为实现本发明的目的所采用的技术方案是：

一种针对小线宽要求的硅通孔互连铜线阻挡层优化方法，包括步骤：采用Ta和TaN双层作为通孔阻挡层，制备不同厚度的Ta-TaN阻挡层，测量不同厚度下互连体系电阻电阻电迁移性能，获得具备预期电迁移能力和低互连电阻的适宜厚度的Ta-TaN阻挡层薄膜。

本发明采用Ta和TaN双层作为通孔阻挡层，通过制备不同厚度的Ta-TaN阻挡层，测量不同厚度下的互连体系电阻电迁移性能，最终获得具备预期电迁移能力和低互连电阻的适宜厚度的Ta-TaN阻挡层薄膜。

附图说明

图1为本发明的针对小线宽要求的硅通孔互连铜线阻挡层优化方法的工艺流程图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。