[发明专利]一种基于FPGA的中断延时计数系统及方法

权利要求书

1.一种基于FPGA的中断延时计数系统，包括主机和多个外设，所述外设分别向主机发送中断请求信号，其特征在于，还包括中断延时计数器，所述中断延时计数器分别与主机和外设连接；

所述中断延时计数器包括：配置模块、控制模块和计数模块，所述配置模块和控制模块分别与计数模块连接，配置模块、控制模块和计数模块分别与主机连接，计数模块与外设连接，所述计数模块包括多个计数单元，每个计数单元分别与一个外设连接，用于接收外设的中断请求信号；

所述配置模块用于接收主机的配置信息，所述配置信息包括时钟频率和外设的中断类型；

所述控制模块用于控制计数模块的计数动作；

所述计数模块根据配置模块的配置信息和控制模块的控制信息，对每个外设的中断请求进行计数，并根据计数值计算得出主机处理中断服务程序的时间；

所述外设的中断类型包括：电平中断和沿中断；

所述控制模块控制计数模块的计数动作包括：控制模块控制计数模块中的计数单元对应中断的计数启动和停止；

所述计数模块收到中断请求信号时开始计数，主机处理完中断服务程序后，计数模块收到配置模块发送的配置信息，停止计数；用计数值乘以时钟频率得出主机处理中断服务程序的时间。

2.一种基于FPGA的中断延时计数方法，其特征在于，包括：

主机将配置信息写入配置模块，所述配置信息包括时钟频率和每个外设的中断类型；

主机将控制信息写入控制模块，所述控制信息包括中断启停信息和屏蔽信息；配置模块将配置信息发送至计数模块，控制模块将控制信息发送至计数模块；计数模块中的计数单元检测到中断请求信号有效后开始计数；

中断请求停止后，计数单元停止计数；

计数单元根据计数值计算得出主机处理中断服务程序的时间，并将时间数据写入在计数模块的存储单元；

所述外设的中断类型包括：电平中断和沿中断；

所述中断请求停止后，计数单元停止计数包括：如果中断类型为电平中断，当中断请求信号失效后，计数单元立即停止计数；

所述中断请求停止后，计数单元停止计数包括：如果中断类型为沿中断，主机处理完中断服务程序后，将完成信息写入控制模块，控制模块控制计数模块停止计数；

所述计数单元根据计数值计算得出主机处理中断服务程序的时间包括：计数单元用计数值乘以时钟频率得出主机处理中断服务程序的时间。