[发明专利]存储控制器以及写入辅助方法

说明书

本发明提供一种存储控制器以及写入辅助方法。所述写入辅助方法包括：判断相应于写入指令的第一逻辑地址是否为相应于所述第一逻辑地址的目标逻辑页面的起始逻辑地址。反应于判定所述第一逻辑地址不为相应于所述第一逻辑地址的所述目标逻辑页面的所述起始逻辑地址，识别相应于所述第一逻辑地址的所述目标逻辑页面的页面偏移长度；根据所述页面偏移长度来计算存取偏移长度；以及反应于判定相应于写入指令的写入数据的所述数据大小大于所述存取偏移长度，根据所述第一逻辑地址与所述存取偏移长度，将相应于所述写入指令的逻辑地址从所述第一逻辑地址调整为第二逻辑地址；以及指示所述处理器将所述写入数据写入至所述第二逻辑地址。

技术领域

本发明涉及一种存储控制器以及所述存储控制器所使用的写入辅助方法。

背景技术

闪存的读/写操作的最小单位为实体页面，不同的闪存的实体页面大小也可能不同。执行于主机系统的作业系统在管理数据时，会以分区的形式管理所储存的数据。每一个分区通常会有一个分区起始偏移。在微软作业系统中，数据管理的最小单位叫做“簇”。一般来说，簇的大小的整数倍可等于实体页面的大小。当分区起始偏移的大小不等于实体页面Page大小的整数倍时，会导致在分区起始偏移之后被储存的数据无法从一个实体页面的起始实体地址被储存，从而造成了之后所储存的数据无法对齐实体页面。在此一个簇的数据需要跨越两个不同的实体页面情况下，存储装置需要执行额外的读/写操作，以读/写原本只需执行一次的读/写操作的数据，导致了读/写性能的降低。

发明内容

本发明是针对用于控制配置有可复写式非易失性存储器模块的存储装置的一种存储控制器以及所述存储控制器所使用的写入辅助方法。

本发明的实施例提供用于控制配置有可复写式非易失性存储器模块的存储装置的一种存储控制器。所述存储控制器包括：连接接口电路、存储器接口控制电路、写入辅助电路单元及处理器。所述连接接口电路用以耦接至主机系统。所述存储器接口控制电路用以耦接至所述可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块具有多个实体页面。所述处理器耦接至所述连接接口电路、所述存储器接口控制电路及所述写入辅助电路单元。所述写入辅助电路单元用以根据写入指令执行写入辅助操作，其中所述写入指令用以指示将写入数据写入至第一逻辑地址，在所述写入辅助操作中，所述写入辅助电路单元用以判断所述第一逻辑地址是否为相应于所述第一逻辑地址的目标逻辑页面的起始逻辑地址，其中反应于判定所述第一逻辑地址不为相应于所述第一逻辑地址的所述目标逻辑页面的所述起始逻辑地址，所述写入辅助电路单元还用以识别相应于所述第一逻辑地址的所述目标逻辑页面的页面偏移长度，其中所述写入辅助电路单元还用以根据所述页面偏移长度来计算存取偏移长度，其中所述写入辅助电路单元还用以判断所述写入数据的数据大小是否大于所述存取偏移长度。反应于判定所述写入数据的所述数据大小大于所述存取偏移长度，所述写入辅助电路单元还用以根据所述第一逻辑地址与所述存取偏移长度，将相应于所述写入指令的逻辑地址从所述第一逻辑地址调整为第二逻辑地址，其中所述写入辅助电路单元还用以指示所述处理器将所述写入数据写入至所述第二逻辑地址，以完成所述写入辅助操作。

在本发明的一实施例中，在执行判断所述第一逻辑地址是否为相应于所述第一逻辑地址的所述目标逻辑页面的所述起始逻辑地址的运作后，反应于判定所述第一逻辑地址为所述逻辑页面的所述起始地址，所述写入辅助电路单元指示所述处理器将所述写入数据写入至第三逻辑地址，以完成所述写入辅助操作，其中所述第三逻辑地址相等于所述第一逻辑地址。此外，所述写入辅助电路单元根据所述写入数据的所述数据大小来更新所述目标逻辑页面的所述页面偏移长度。

在本发明的一实施例中，在执行判断所述写入数据的所述数据大小是否大于所述存取偏移长度的运作后，反应于判定所述写入数据的所述数据大小不大于所述存取偏移长度，所述写入辅助电路单元指示所述处理器将所述写入数据写入至第三逻辑地址，以完成所述写入辅助操作，其中所述第三逻辑地址相等于所述第一逻辑地址。此外，所述写入辅助电路单元根据所述写入数据的所述数据大小来更新所述目标逻辑页面的所述页面偏移长度。