[发明专利]使用小型间接随机预充电以防范旁通道攻击的电子元件

说明书

本发明揭露一种使用小型间接随机预充电以防范旁通道攻击的电子元件，其包含一组合逻辑电路、至少一状态取样部件以及保护电路。组合逻辑电路具有至少一输入以及至少一输出。状态取样部件在连续的多个时钟周期取样组合逻辑电路的输出的信号。保护电路通过在每一时钟周期中一给定持续时间开始施加随机数据至组合逻辑电路的输入，并在随机数据施加之后改成施加功能性数据至组合逻辑电路的输入，藉此保护组合逻辑电路。状态取样部件仅取样功能性数据。组合逻辑电路中任何信号路径的传输延迟不少于给定持续时间。

技术领域

本发明关于一电子电路的数据安全的技术领域，特别是关于用以防范旁通道攻击(side-channel attacks)的方法以及系统。

背景技术

近年来，已经发展多种用以从电子元件撷取信息的技术，例如旁通道攻击(side-channel attacks)。此种攻击通常由未经授权方执行，以存取储存在电子元件中的机密信息。旁通道攻击的原理主要是基于逻辑元件在状态转换时通常会耗费较多能量。旁通道攻击不须电性接触载有信息的电子元件，而是通过非侵入式测量电子元件发出的电子信号及/或辐射，以撷取信息。

目前已有多种可保护电子元件防范旁通道攻击的应对措施。例如，Baddam在西元2012年2月在Southampton大学的电资学院的物理应用科学发表的标题为Hardware Levelcountermeasure Against Differential Power Analysis的博士论文中描述几个类型的应对措施，特别是双轨预充电(Dual Rail Precharge，DRP)电路。

发明内容

根据本发明的一实施例，本发明提供一种电子元件，其包含一组合逻辑电路(combinational logic circuit)、至少一状态取样部件(state-sampling components)、以及一保护电路(protection circuitry)。组合逻辑电路具有至少一输入以及至少一输出。至少一状态取样部件用以在连续的多个时钟周期(clock cycles)对组合逻辑电路的至少一输出的信号进行取样。保护电路在每一时钟周期中执行以下操作以保护组合逻辑电路：在状态取样部件于时钟周期中的一取样时间之前在一给定持续时间中开始施加随机数据至该组合逻辑电路的该至少一输入；以及施加该随机数据之后，改成施加一功能性数据至该组合逻辑电路的该至少一输入，由该状态取样部件取样至少一输入的信号；在该组合逻辑电路的该输入以及该输出之间的任何信号路径上的一传输延迟不少于该给定持续时间，其中在该状态取样部件的该取样时间之前该随机数据在该给定持续时间中开始施加。

根据一实施例，随机数据以及该功能性数据提供至该状态取样部件以作为输入，由于该传输延迟不少于该给定持续时间，该状态取样部件仅取样该功能性数据而没有取样该随机数据。在一些实施例中，组合逻辑电路具有一保持时间裕度，该保持时间裕度设定至少为该给定持续时间。在一实施例中，组合逻辑电路包含至少一延迟单元，其插置在至少一信号路径中，用以设定该保持时间裕度(hold-time margin)至少为该给定持续时间。

在一实施例中，电子元件可包含至少第一及第二加密引擎，用以执行加密操作，其中该保护电路使用该第一加密引擎以产生该随机数据，但不使用该第一加密引擎执行该加密操作，并使用该第二加密引擎产生该随机数据，但不使用该第二加密引擎执行该加密操作。

在一实施例中，保护电路用以在每一该多个时钟周期中多次修改该随机数据。在一实施例中，用于施加该随机数据以及该功能性数据的时序由该电子元件预先设定，该电子元件基于该组合逻辑电路的独立性能预先设定该时序。在另一实施例中，保护电路用以基于该组合逻辑电路的实际性能，适应性修改用于施加该随机数据以及该功能性数据的一时序。在另一实施例中，保护电路用以适应性修改该时序，藉以优化施加该随机数据的一工作周期。在一实施例中，在后续功能性数据施加在该组合逻辑电路的该至少一输入之前，该组合逻辑电路完成该随机数据在所有信号路径上的传输。