[发明专利]半导体内连接结构的制造方法

说明书

一种半导体内连接结构的制造方法，包括形成一通孔电极(via)于一介电层内；沉积一含钌导电层于通孔电极的上表面及介电层的上表面上；以及图案化含钌导电层，以形成一导线于通孔电极的上表面上方，其中导线的厚度小于通孔电极的厚度。

技术领域

本发明实施例涉及一种集成电路装置，且特别涉及一种集成电路装置的内连接结构及其制造方法。

背景技术

半导体集成电路(IC)工业经历了快速地增长。IC材料及设计的技术演进已经产生了几世代的IC，其中每一世代都具有比上一世代更小更复杂的电路。在IC演进过程中，通常功能密度(即，每一芯片面积的内连接装置的数量)增加，而几何尺寸(即，可使用制造工艺所产生的最小特征部件(或线))却减小。此种按比例微缩小工艺通常通过提高生产效率及降低相关成本而带来多种益处。

这种按比例微缩也增加了工艺与制造IC的复杂度，且为了实现这些进展，IC工艺及制造需要有相似发展。举例来说，通常实施于多层内连接(multilayer interconnect,MLI)特征部件的铜类内连接结构已经呈现出效能、良率及成本上的挑战，因为随着IC特征部件尺寸的不断缩小，MLI特征部件变得更加紧密。举例来说，已观察到依此形成的内连接结构具有更高的深宽比、电阻率及线间电容，造成周围ILD层的损坏，且在图案化及沉积工艺中产生空孔、坍塌及/或弯曲。因此，尽管现有的内连接结构通常已能满足于其预期目的，然而其在所有方面并非完全令人满意。

发明内容

一种半导体内连接结构的制造方法包括形成一通孔电极于一介电层内；沉积一含钌导电层于通孔电极的上表面及介电层的上表面上；以及图案化含钌导电层，以形成一导线于通孔电极的上表面上方，其中导线的厚度小于通孔电极的厚度。

一种半导体内连接结构的制造方法包括形成一第一介电层于一导电特征部件上，并图案化第一介电层以形成一通孔电极开口，其中通孔电极开口露出导电特征部件。上述方法也包括沉积一第一阻障层于由第一介电层定义的通孔电极开口的侧壁表面上，且沉积一第一块体层于第一阻障层上方的通孔电极开口内，其中第一阻障层及第一块体层填入通孔电极开口，以形成具有一第一厚度的一通孔电极。上述方法还包括进行至沉积一第二块体层于通孔电极的上表面及第一介电层的上表面上方，其中第二块体层包括钌，且图案化第二块体层，使第二块体层的余留部分设置于通孔电极的上表面上方。另外，上述方法包括沉积一第二阻障层于第二块体层的余留部分上，其中第二块体层的余留部分与第二阻障层于通孔电极上形成具有一第二厚度的一导线，且其中第二厚度小于第一厚度。上述方法还包括形成一第二介电层于导线及第一介电层上。

一种半导体内连接结构包括：一通孔电极，具有设置于第一介电层内的一第一厚度；一含钌导线，具有设置于通孔电极上方的一第二厚度，其中第二厚度小于第一厚度；以及一第二介电层，设置于含钌导线及第一介电层上。

附图说明

图1示出根据本文的各个不同形态的部分或全部的集成电路装置的局部放大示意图。

图2A示出根据本文的各个不同形态，当部分或全部实施为内连接结构时的图1的集成电路装置的的局部放大示意图。

图2B示出根据本文的各个不同形态，当部分或全部实施为另一内连接结构时的图1的集成电路装置的部分或全部实施于的局部放大示意图。

图2C示出根据本文的各个不同形态，当部分或全部实施为又另一内连接结构时的图1的集成电路装置的部分或全部实施于的局部放大示意图。

图3A示出根据本文的各个不同形态的内连接结构(例如示出于图1及/或图2A至图2C的内连接结构)的制造方法流程图。

图3B示出根据本文的各个不同形态的内连接结构(例如示出于图1及/或图2A至图2C的内连接结构)的通孔电极的制造方法流程图。