[发明专利]测试电路

权利要求书

1.一种测试电路，其特征在于：包括局部电源产生电路(10)、施密特触发电路(20)、反相电路(30)和电平转换电路(40)；所述局部电源产生电路(10)的输入端连接vccio模拟高压端，所述局部电源产生电路(10)的vp输出端口分别连接所述施密特触发电路(20)和所述反相电路(30)的激励电压高压端；所述施密特触发电路(20)和所述反相电路(30)的激励电压低压端接地vss；所述施密特触发电路(20)的输入端连接vdd数字低压端口(21)，所述施密特触发电路(20)的输出端分别连接所述反相电路(30)的输入端和所述电平转换电路(40)的von信号输入端(411)；所述反相电路(30)的输出端连接所述电平转换电路(40)的vop信号输入端(412)。

2.根据权利要求1所述的一种测试电路，其特征在于：所述施密特触发电路(20)包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3；所述第一PMOS晶体管MP1的源极连接所述vp输出端口，所述第一PMOS晶体管MP1的栅极连接所述vdd数字低压端口(21)，所述第一PMOS晶体管MP1的漏极与所述第二PMOS晶体管MP2的源极和所述第三PMOS晶体管MP3的源极连接且具有节点Y；

所述第二PMOS晶体管MP2的栅极连接所述vdd数字低压端口(21)，所述第二PMOS晶体管MP2的漏极连接所述von信号输出端(22)；

所述第三PMOS晶体管MP3的栅极连接所述von信号输出端(22)，所述第三PMOS晶体管MP3的漏极连接地vss；

所述第一NMOS晶体管MN1的源极连接所述地vss，所述第一NMOS晶体管MN1的栅极连接所述vdd数字低压端口(21)，所述第一NMOS晶体管MN1的漏极与第二NMOS晶体管MN2的源极和第三NMOS晶体管MN3的源极连接且具有节点X；

所述第二NMOS晶体管MN2的栅极连接所述vdd数字低压端口(21)，所述第二NMOS晶体管MN2的漏极连接所述von信号输出端(22)；

所述第三NMOS晶体管MN3的栅极连接所述von信号输出端(22)；所述第三NMOS晶体管MN3的漏极连接所述vp输出端口。

3.根据权利要求1所述的一种测试电路，其特征在于：所述局部电源产生电路(10)包括低压差线性稳压器LDO、电阻R1和R2；所述低压差线性稳压器LDO的同向输入端连接至所述电阻R1和所述电阻R2的一端，所述电阻R1的另一端连接至vccio模拟高压端，所述电阻R2的另一端连接所述地vss；所述低压差线性稳压器LDO的反向输出端连接至所述低压差线性稳压器LDO的输出端，所述低压差线性稳压器LDO用于输出端输出电源vp。

4.根据权利要求1所述的一种测试电路，其特征在于：所述局部电源产生电路(10)包括PMOS管MP4、MP5、MP6、MP7、MP8和NMOS管MN4、MN5；所述PMOS管MP5、MP6、MP7和MP8的漏极和源极依次首尾相连，且所述PMOS管MP5、MP6、MP7和MP8栅极均连接各自的漏极，其中所述PMOS管MP7的栅极还连接至所述NMOS管MN4的栅极；所述PMOS管MP4连接所述NMOS管MN5的栅极和漏极，所述PMOS管MP4的源极连接所述NMOS管MN4的源极，所述PMOS管MP4的源极连接所述NMOS管MN4的源极用于输出电源vp，所述NMOS管MN4的漏极连接所述vccio模拟高压端，所述NMOS管MN5的源极接所述地vss。

5.根据权利要求1所述的一种测试电路，其特征在于：所述电平转换电路(40)包括差分对管单元(41)和正反馈负载单元(42)；所述vccio模拟高压端、所述正反馈负载单元(42)、差分对管单元(41)和所述地vss依次连接。