[发明专利]串联电路、上电时序控制电路及计算设备

说明书

本公开实施例涉及一种串联电路、上电时序控制电路及计算设备。本公开实施例中所述的串联电路包括至少一组N级依次串联连接的待供电芯片，每个所述待供电芯片具有主工作电压输入端，本公开实施例提供的上电时序控制电路包括与所述N级依次串联连接的待供电芯片对应的N级钳位电路，通过在各级钳位电路增加反馈输出端，根据本级钳位电路的输出电压，实现对更低一级钳位电路上电速度的反馈控制，使得各级钳位电路的上电速度一致，从而实现串联电路中各组串联芯片中各级芯片同时上电，以及各级芯片和钳位电路的同时上电，上电过程中不会出现芯片上出现负压的情况，也不会出现各芯片的电压不平衡的情况，能够提高芯片的性能和串联电路的稳定性。

技术领域

本申请涉及芯片供电技术领域，例如涉及一种串联电路、上电时序控制电路及计算设备。

背景技术

某些计算设备包括一个串联芯片组、或者多个串联芯片组并联构成的电路，需要对每一个串联芯片组采用串联供电方式供电，称这种结构的电路为串联电路。串联电路的每一个串联芯片组中的多个芯片依次串联，前一级芯片的输出电压为后一级芯片的输入电压。由于各级芯片之间是互相串联的，当某一个芯片的等效内阻较大或者较小时，该芯片两端的电压可能不是设定电压，因而芯片可能出现故障或者无法工作的问题，影响整个串联电路的性能。在某些数据量大的应用场景下，需要在每个芯片周围增加DDR存储芯片，芯片在不同时刻的功率变化较大，初始电流较大，导致各级芯片的负载不平衡，从而导致各级芯片的工作电压不稳定。因此，需引入钳位电路，钳位电路能够将每一个芯片两端的电压钳位至需要的电压。在串联电路的上电过程中，若作为主干路的串联芯片先上电，钳位电路后上电，可能会出现各芯片的电压不平衡，钳位电路可能会因被过压保护而无法开启使用；若钳位电路先上电、而作为主干路的串联芯片后上电，芯片上会出现负压情况，影响芯片的性能。

发明内容

本公开实施例提供了一种串联电路的上电时序控制电路，所述串联电路包括至少一组级依次串联连接的待供电芯片，每个所述待供电芯片具有主工作电压输入端，所述上电时序控制电路包括与所述N级依次串联连接的待供电芯片对应的N级钳位电路，每一级钳位电路具有电压输出端和电压输入端，每一级钳位电路的电压输入端分别连接第一电源，每一级钳位电路的电压输出端与同一级待供电芯片的主工作电压输入端连接，用于稳定每级待供电芯片的主工作电压；其中，N为大于1的整数，第1级至第N-1级钳位电路的钳位电压逐级增大；每一级钳位电路还具有使能控制端，通过所述使能控制端的使能电压控制各级钳位电路的上电速度；第2至N级的钳位电路还具有反馈输出端，所述反馈输出端的电压随所在钳位电路输出电压的增加而增加，第i级钳位电路的反馈输出端与第i-1级钳位电路的使能控制端连接，当第i级钳位电路的输出电压为第i-1级钳位电路的钳位电压时，第i级钳位电路反馈输出端的反馈电压为第i-1级钳位电路的钳位限制阈值电压，以控制各级钳位电路上电速度一致；其中i＝2，…，N。

进一步地，基于上述上电时序控制电路，每一级所述钳位电路包括：钳位主电路单元，所述钳位主电路单元具有输入端、输出端、使能端和钳位控制端，所述钳位主电路单元的输入端、输出端和使能端分别与所在钳位电路的电压输入端、电压输出端和使能控制端连接；第2至N级的钳位电路还包括第一分压单元，所述第一分压单元具有输入端和输出端，所述第一分压单元的输入端与所在钳位电路的电压输出端连接，所述第一分压单元的输出端与所在钳位电路的反馈输出端连接；第i级钳位电路的第一分压单元用于根据所在钳位电路的输出电压控制第i-1级钳位电路使能控制端的使能电压，以控制各级钳位电路的上电速度；其中i＝2，…，N。

进一步地，基于上述上电时序控制电路，每一级所述钳位电路还包括：第二分压单元，所述第二分压单元具有输入端和输出端，所述第二分压单元的输入端与所在钳位电路的电压输出端连接，所述第二分压单元的输出端与所在钳位主电路单元的钳位控制端连接，所述第二分压单元用于根据所在钳位电路的电压输出端控制所在钳位电路的钳位限制电压；当所在钳位电路的输出电压为钳位电压时，所述第二分压单元输出端电压为所在钳位电路的钳位限制阈值电压。