[发明专利]一种调试单元及处理器

说明书

本发明公开了一种调试单元及处理器。其中调试单元包括：寄存器，适于在时钟信号的控制下对输入数据进行采样；时钟控制单元，适于基于时钟使能信号生成控制信号，以控制时钟信号，来控制寄存器在时钟信号的有效周期内，且控制信号有效时，对输入数据进行采样。本发明一并公开了相应的片上系统和包含该片上系统的智能设备。

技术领域

本发明涉及处理器领域，尤其涉及一种调试单元及处理器。

背景技术

在芯片设计中，一般会使用时钟门控功能，将当前用不到的逻辑单元的时钟关掉，来达到降低开关功耗的目的。然而，时钟门控功能只能在前期功能仿真的时候使用。后期将设计放入FPGA进行板级测试时，由于FPGA上时钟资源有限，远远无法满足芯片设计过程中对时钟门控的数量需求。因此，在FPGA测试中，无法验证时钟门控功能的准确性。

以Xilinx 7系列FPGA为例，其最多可提供24个时钟区域，同一个时钟区域使用同一个时钟，所以最多可以有24种不同时钟。但是在设计过程中时钟门控的数量远远大于这个数量。显然，为每个时钟门控都提供一个可以独立控制的时钟是不可能的。

鉴于此，迫切需要一种能够适应于FPGA测试的检查芯片电路的时钟门控功能的方案。

发明内容

为此，本发明提供了一种调试单元及处理器，以力图解决或者至少缓解上面存在的至少一个问题。

根据本发明的一个方面，提供了一种调试单元，包括：寄存器，适于在时钟信号的控制下对输入数据进行采样；时钟控制单元，适于基于时钟使能信号生成控制信号，以控制时钟信号，来控制寄存器在时钟信号的有效周期内，且控制信号有效时，对输入数据进行采样。

可选地，在根据本发明的调试单元中，时钟控制单元耦接到寄存器的使能接口，还适于基于时钟使能信号和寄存器的使能信号，生成控制信号；寄存器包括：输入接口，适于接收输入数据，使能接口，适于接收控制信号，时钟接口，适于接收时钟信号，输出接口，适于输出数据。

可选地，在根据本发明的调试单元中，时钟控制单元的输出端耦接到寄存器的输入接口，还适于基于输入的数据和时钟使能信号生成控制信号，控制信号用于控制寄存器的输入数据；寄存器包括：输入接口，适于接收控制信号，使能接口，适于接收寄存器的使能信号，时钟接口，适于接收时钟信号，输出接口，耦接到时钟控制单元的输入端，适于将输出数据输入到时钟控制单元。

可选地，在根据本发明的调试单元中，时钟控制单元包括：与门，其第一输入端适于接收时钟使能信号，其第二输入端适于接收寄存器的使能信号，其输出端耦接到寄存器的使能接口。

可选地，在根据本发明的调试单元中，时钟控制单元包括：数据选择器，适于在时钟使能信号的控制下，选择是否输出寄存器的使能信号至寄存器的使能接口。

可选地，在根据本发明的调试单元中，时钟控制单元包括：数据选择器，适于在寄存器的使能信号的控制下，选择是否输出时钟使能信号至寄存器的使能接口。

可选地，在根据本发明的调试单元中，寄存器适于：在时钟信号的有效周期内，若时钟使能信号和寄存器的使能信号同时为高电平，则对输入数据进行采样；在时钟信号的有效周期内，若时钟使能信号和寄存器的使能信号不同时为高电平，则不对输入数据进行采样。

可选地，在根据本发明的调试单元中，时钟控制单元包括：数据选择器，其第一输入端接收输入数据，其第二输入端接收寄存器的输出数据，适于在时钟使能信号的控制下，选择将输入数据或输出数据输出至寄存器的输入接口。

可选地，在根据本发明的调试单元中，寄存器适于：在时钟信号的有效周期内，若时钟使能信号和寄存器的使能信号同时为高，则对寄存器的输入数据进行采样；在时钟信号的有效周期内，若时钟使能信号为低、且寄存器的使能信号为高，则对寄存器的输出数据进行采样。