[发明专利]PLL电路

说明书

本发明提供PLL电路。PLL电路(1)具有相位比较器(10)、电荷泵(20)、环路滤波器(30)、电压控制振荡器(40)、分频器(50)、频率差判定部(60)和FV特性调整部(70)。频率差判定部(60)判定反馈振荡信号与输入信号之间的频率差是否为阈值以下。FV特性调整部(70)选择电压控制振荡器(40)的频带来调整FV特性。

技术领域

本发明涉及PLL电路。

背景技术

一般而言，PLL(Phase Locked Loop：锁相环)电路具有相位比较器、电荷泵、环路滤波器(Loop filter)和电压控制振荡器(Voltage Controlled Oscillator，以下，记作“VCO”)，由它们构成环路。PLL电路用作输出振荡信号的频率合成器，所述振荡信号具有使输入的振荡信号的频率成为常数倍的频率。此外，PLL电路能够将嵌入于在CDR(Clock DataRecovery：时钟数据恢复部)装置中输入的数字信号中的时钟恢复。

PLL电路如下动作。当对电压控制振荡器输入控制电压值时，从电压控制振荡器输出具有与该控制电压值对应的频率的振荡信号。从电压控制振荡器输出的振荡信号或者通过对该振荡信号进行分频而获得的信号作为反馈振荡信号输入到相位比较器。此外，除了该反馈振荡信号以外，也将其他输入信号(振荡信号或者数字信号)输入到相位比较器。在相位比较器中检测输入信号与反馈振荡信号之间的相位差，向电荷泵输出表示该检测出的相位差的相位差信号。

从输入该相位差信号的电荷泵输出与该相位差信号表示的相位差对应的充放电电流。将该充放电电流输入环路滤波器中。环路滤波器包含电荷蓄积量根据从电荷泵输出的充放电电流而增减的电容元件。环路滤波器向电压控制振荡器输出与该电荷蓄积量对应的控制电压值。当将从环路滤波器输出的控制电压值输入到电压控制振荡器中时，从电压控制振荡器输出具有与该控制电压值对应的频率的振荡信号。

在具有这样的环路的PLL电路中，从环路滤波器输出并输入到电压控制振荡器中的控制电压值收敛为某个值，使得由相位比较器检测出的相位差变小。然后，从电压控制振荡器输出具有使输入的振荡信号的频率成为常数倍后的频率的振荡信号，或者，在将嵌入于所输入的数字信号中的时钟恢复后将其输出。

作为电压控制振荡器，存在各种类型的振荡器。其中，LC-VCO包含电感器和电容器，通过这些电感器和电容器的谐振现象，输出具有与输入的控制电压值对应的频率的振荡信号。当与其他类型的电压控制振荡器进行比较时，LC-VCO的抖动少。因此，在10Gbps以上的频率的情况下，在具有各种类型的电压控制振荡器中，LC-VCO的使用是适合的。

当与其他类型的电压控制振荡器进行比较时，在LC-VCO中，输出振荡信号的频率相对于控制电压值的变化而发生的变化小。在LC-VCO中，当变更了电容器的电容值时，能够变更输出振荡信号的频率(F)与控制电压值(V)之间的FV特性。此外，输入到LC-VCO中的控制电压值的范围是受限的，当控制电压值偏离该范围时，输入输出之间的频率的比例关系不成立。

但是，传输的信号的频率有时由于扩频(Spread Spectrum，以下，记作SS)而随时间发生变动。在信号的频率为恒定的情况下，从该信号放射的电磁波的能量集中于该频率，因此，电磁干扰(Electro Magnetic Interference、以下，记作EMI)成为问题。与此相对，如果利用SS有意地调制信号的频率，则从该信号放射的电磁波的能量的频带变宽，峰值变小。能够利用SS减少EMI的问题。在信号的比特率较高的情况或传输距离较长的情况下，优选利用SS来调制信号的频率。作为利用SS来进行的频率的调制度，有时要求±1.0％以上。

例如，将并行数据转换为串行数据而输出的串行器装置按照由频率低的第1时钟所指示的定时对并行数据进行锁存，按照由频率高的第2时钟所指示的定时输出串行数据。在这样的串行器装置中，有时施加SS而输出串行数据。在该情况下，在串行器装置中使用的PLL电路输入被施加了SS的第1时钟，生成具有该第1时钟的频率的常数倍的频率并且被施加了SS的第2时钟并输出。