[发明专利]用于基于SDB的库和低电压应用的面积高效触发

说明书

用于基于SDB的库和低电压应用的面积高效触发。一种触发器，包括门电路和五个逻辑门。门电路接收数据输入d、中间信号p、控制信号si以及控制信号se作为输入，并输出中间信号pb。第一逻辑门接收中间信号pb、中间信号cb作为输入，并输出中间信号c。第二逻辑门接收时钟信号clk和中间信号c作为输入，并输出中间信号cb。第三逻辑门接收时钟信号clk、中间信号p、中间信号cb作为输入，并输出中间信号p。第四逻辑门接收中间信号cb和信号qb作为输入，并输出信号q。第五逻辑门接收中间信号p和第一信号q作为输入，并输出信号qb。

相关申请的交叉引用。

本专利申请要求2018年10月1日提交的美国临时专利申请第62/739,799号的优先权，其公开内容通过引用整体并入本文。

技术领域

本文公开的主题一般涉及半导体器件。更具体地，本文公开的主题涉及触发器电路和布局，其优化当触发器被布置在单扩散中断(single diffusion break，SDB)基板上时使用的空间(面积)的量。

背景技术

随着技术节点缩小，缩小半导体器件(诸如触发器)的面积变得越来越难。触发器面积缩放在用于构建制造的触发器的接触多间距(contacted poly pitch，CPP)的面积和数量方面对于新技术节点可以是关键度量。

发明内容

技术问题

本文公开的主题的一个目的是提供一系列触发器，其节省触发器占据的面积和触发器的内部功率。

技术方案

示例实施例提供了一种触发器，其可以包括被配置为输出第一信号q和第二信号qb的主锁存器对和辅助锁存器，其中第二信号qb是第一信号q的反相。该主锁存器对可以包括门电路、第一逻辑门、第二逻辑门和第三逻辑门。辅助锁存器可以包括第四逻辑门和第五逻辑门。门电路可以被配置为接收数据信号d、第一中间信号p、第一控制信号si和第二控制信号se作为输入，并输出第二中间信号pb。第一逻辑门可以被配置为接收第二中间信号pb、第三中间信号cb作为输入，并且输出第四中间信号c。第二逻辑门可以被配置为接收时钟信号clk和第四中间信号c作为输入，并且输出第三中间信号cb。第三逻辑门可以被配置为接收时钟信号clk、第二中间信号pb和第三中间信号cb作为输入，并且输出第一中间信号p。第四逻辑门可以被配置为接收第三中间信号cb和第二信号qb作为输入，并且输出第一信号q。第五逻辑门可以被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。

另一示例实施例提供了一种装置，其可包括布置在单扩散中断基板、双扩散中断基板、或交替扩散中断基板上的触发器。触发器可以包括被配置为输出第一信号q和第二信号qb的主锁存器对和辅助锁存器，其中第二信号qb是第一信号q的反相。该主锁存器对可以包括门电路、第一逻辑门、第二逻辑门和第三逻辑门。辅助锁存器可以包括第四逻辑门和第五逻辑门。门电路可以被配置为接收数据信号d、第一中间信号p、第一控制信号si和第二控制信号se作为输入，并输出第二中间信号pb。第一逻辑门可以被配置为接收第二中间信号pb、第三中间信号cb作为输入，并且输出第四中间信号c。第二逻辑门可以被配置为接收时钟信号clk和第四中间信号c作为输入，并且输出第三中间信号cb。第三逻辑门可以被配置为接收时钟信号clk、第二中间信号pb和第三中间信号cb作为输入，并且输出第一中间信号p。第四逻辑门可以被配置为接收第三中间信号cb和第二信号qb作为输入，并且输出第一信号q。第五逻辑门可以被配置为接收第一中间信号p和第一信号q作为输入，并输出第二信号qb。