[发明专利]静态电压（SIR）下降违规预测系统和方法

说明书

提供了用于在对CTS布局执行路由之前预测时钟树合成(CTS)布局中的静态电压(SIR)下降违规的系统和方法。静态电压(SIR)下降违规预测系统包括SIR下降违规预测电路。SIR下降违规预测电路接收与CTS布局相关联的CTS数据。SIR下降违规预测电路检查与CTS布局相关联的CTS布局数据，并且CTS布局数据可以包括与CTS布局的多个区域相关联的数据，并且多个区域可以被逐个区域地检查。SIR下降违规预测电路预测在CTS布局中是否由于CTS布局的后续路由而存在一个或多个SIR下降违规。

技术领域

本发明的实施例涉及静态电压下降违规预测系统和方法。

背景技术

在电子电路设计过程中，可以利用一个或多个电子设计自动化(EDA)工具来设计、优化和验证半导体器件设计，诸如半导体芯片中的电路设计。例如，可以通过利用高级软件长度(例如，Verilog等)来描述或以其他方式对电路建模的软件工具来执行电路的寄存器传送级(RTL)设计。然后，RTL设计可以进行到合成过程，其中RTL设计可以转换为等效的硬件或电路级实现文件。然后，布置和理由工具可以使用合成结果来创建半导体器件(例如，半导体芯片)的物理布局。在布置期间，布置器工具可以基于合成的电路设计产生布置布局。布置布局包括指示半导体器件的各种电路元件的物理位置的信息。在完成器件的布置之后，可以执行时钟树合成(CTS)，其中开发时钟树以将时钟信号从公共点分配(例如，通过电网络)到接收时钟信号的所有电路元件。

路由通常在CTS之后执行。在路由期间，可以形成线或互连件以连接布置布局的各种电路元件。在路由之后，可以对半导体器件执行物理验证过程，然后可以执行电压降分析。电压降分析可以称为IREM分析。在IREM分析期间，分析半导体器件以确定是否存在超过或以其他方式违规设计规则的静态电压降(SIR下降)。半导体器件的SIR下降至少部分地归因于器件中各种电路元件或节点之间的实际路由或互连，因此，通常在器件的路由之后执行SIR下降分析。

发明内容

本发明的实施例提供了一种静态电压(SIR)下降违规预测系统，包括：静态电压下降违规预测电路，所述静态电压下降违规预测电路在使用时：接收与时钟树合成布局相关联的时钟树合成(CTS)布局数据；检查与所述时钟树合成布局相关联的所述时钟树合成布局数据；以及预测在所述时钟树合成布局中是否由于所述时钟树合成布局的路由而存在一个或多个静态电压下降违规。

本发明的另一实施例提供了一种预测静态电压(SIR)下降违规的方法，包括：通过静态电压(SIR)下降违规预测电路接收与半导体器件的时钟树合成布局相关联的时钟树合成(CTS)布局数据；通过所述静态电压下降违规预测电路检查与所述时钟树合成布局相关联的所述时钟树合成布局数据；通过所述静态电压下降违规预测电路预测由于所述时钟树合成布局的路由而在所述时钟树合成布局中是否存在一个或多个静态电压下降违规；以及响应于预测在所述时钟树合成布局中不存在由于所述时钟树合成布局的路由的静态电压下降违规，路由所述时钟树合成布局。

本发明的又一实施例提供了一种预测静态电压(SIR)下降违规的方法，包括：利用指示多个电子器件设计中的静态电压(SIR)下降违规的信息来训练多个机器学习模型；将所述多个机器学习模型存储在数据库中；通过静态电压下降违规预测电路接收与时钟树合成布局相关联的时钟树合成(CTS)数据；将与所述时钟树合成布局相关联的所述时钟树合成数据与存储在所述数据库中的所述多个机器学习模型进行比较；以及基于将与所述时钟树合成布局相关联的所述时钟树合成数据与所述多个机器学习模型进行比较，由所述静态电压下降违规预测电路预测由于所述时钟树合成布局的后续路由而在所述时钟树合成布局中是否存在一个或多个静态电压下降违规。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示出根据一些实施例的电子器件设计系统的框图。