[发明专利]一种高速SPI主模式控制器

权利要求书

1.一种高速SPI主模式控制器，由PLL提供时钟信号，其特征在于：整个控制器分为：

慢速时钟域：包括DMA控制接口，负责控制器收发数据和内存之间的直通，并实现DMA总线协议的转换；

以及高速时钟域；

所述高速时钟域包括：

软件交互接口：用于CPU读写控制器的控制和状态寄存器，

接口时钟生成单元：用于生成分频后的SPI接口时钟信号，

回读数据校准单元：接收SPI Flash传来的数据，

接收控制单元和发送控制单元：处理收发SPI Flash数据信号，

以及管脚延时控制单元：用于实现SPI的高速IO的时序控制；

PLL通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提供高速源时钟信号。

2.如权利要求1所述的一种高速SPI主模式控制器，其特征在于：接口时钟生成单元给管脚延时控制单元提供时钟信号，管脚延时控制单元连接回读数据校准单元并给回读数据校准单元提供补偿时钟，回读数据校准单元连接接收控制单元。

3.如权利要求1或2所述的一种高速SPI主模式控制器，其特征在于：高速源时钟信号的频率固定为SPI接口时钟信号频率的整数倍。

4.如权利要求3所述的一种高速SPI主模式控制器，其特征在于：高速源时钟信号的频率固定为SPI接口时钟信号频率的2倍，此时接口时钟生成单元生成二分频后的SPI接口时钟。

5.如权利要求1所述的一种高速SPI主模式控制器，其特征在于：慢速时钟域和高速时钟域之间通过数据缓存单元进行隔离，用于进行隔离的数据缓存单元为接收数据缓存单元以及发送数据缓存单元。

6.如权利要求5所述的一种高速SPI主模式控制器，其特征在于：接收数据缓存单元以及发送数据缓存单元均为异步FIFO数据缓存单元。

7.如权利要求1所述的一种高速SPI主模式控制器，其特征在于：所述回读数据校准单元包括相互连接的两级寄存器，其中第一级寄存器的输出端连接于第二级寄存器的输入端，第二级寄存器的输出端连接到移位寄存器；第一级寄存器的时钟信号来自于补偿时钟信号，第二级寄存器和移位寄存器的时钟信号均来自于高速源时钟信号。

8.如权利要求7所述的一种高速SPI主模式控制器，其特征在于：第二级寄存器直接用高速源时钟信号的下降沿锁存第一级寄存器的输出数据，之后第二级寄存器的输出经过组合逻辑通路在高速源时钟信号的上升沿锁存到移位寄存器。

9.如权利要求1所述的一种高速SPI主模式控制器，其特征在于：管脚延时控制单元内设有补偿电路用于补偿SPI控制器内部用于采样接收数据时钟和管脚的SPI CLOCK信号的延时。

10.如权利要求1所述的一种高速SPI主模式控制器，其特征在于：软件交互接口支持选择接口模式Dual SPI、Qual SPI或标准的SPI接口。