[发明专利]一种基于FPGA的系统内时钟同步和时间同步的方法及装置

说明书

本申请公开了一种基于FPGA的系统内时钟同步和时间同步的方法及装置，该方法包括：通过FPGA接收主子系统发送的参考时钟，并输出与所述参考时钟同频的第一时钟，以更新从子系统的系统时钟；基于与所述参考时钟同频的第一时钟进行比特信息的采样，并解析所述采样的比特信息对应的数据帧；根据所述解析后的数据帧提取出所述主子系统的系统时间；在所述主子系统的系统时间的基础上加上线路延迟时间后，输出与所述主子系统的系统时间实时同步的第一时间，以更新所述从子系统的系统时间。本申请实现了系统时钟同步和系统时间同步，且实现方法简单可靠。

技术领域

本申请涉及通信技术领域，尤其涉及一种基于FPGA的系统内时钟同步和时间同步的方法及装置。

背景技术

随着通信技术的不断发展，在通信系统内部的多个子系统之间都需要实现时钟同步和时间同步的功能。目前，有些系统内的时钟同步和时间同步是通过不同的路径实现的；还有些系统内只能实现时钟同步和时间同步中的其中一种。但是，现有的系统内时间同步的实现过程较为复杂，且其内部的子系统之间的管脚和连线较多，增加了系统设计的硬件成本。

目前，FPGA(Field Programmable Gate Array)技术在通信技术领域已经得到了广泛的应用，很多通信系统内均包含有FPGA电路模块，因此，本申请采用FPGA来实现时钟同步和时间同步。

发明内容

本申请实施例提供一种基于FPGA的系统内时钟同步和时间同步的方法及装置，以解决现有技术中各个子系统之间的管脚和连线较多，且不能同时实现系统时钟同步和时间同步的问题。

为解决上述技术问题，本申请实施例是这样实现的：

第一方面，本申请实施例提供了一种基于FPGA的系统内时钟同步和时间同步的方法，所述方法包括：

通过FPGA接收主子系统发送的参考时钟，并输出与所述参考时钟同频的第一时钟，以更新从子系统的系统时钟；

基于与所述参考时钟同频的第一时钟进行比特信息的采样，并解析所述采样的比特信息对应的数据帧；

根据所述解析后的数据帧提取出所述主子系统的系统时间；

在所述主子系统的系统时间的基础上加上线路延迟时间后，输出与所述主子系统的系统时间实时同步的第一时间，以更新所述从子系统的系统时间。

优选地，所述参考时钟是以预设码型由所述主子系统通过FPGA以预设码型串行发送的系统时钟。

优选地，所述通过FPGA接收主子系统发送的参考时钟，并输出与所述参考时钟同频的第一时钟，具体包括：

通过D触发器接收所述主子系统发送的参考时钟，并通过锁相环PLL倍频后输出与所述参考时钟同频的第一时钟。

优选地，所述基于与所述参考时钟同频的第一时钟进行比特信息的采样，具体包括：

基于与所述参考时钟同频的第一时钟确定所述第一时钟的上升沿以及所述上升沿的相位；

采集所述上升沿的相位后四位的中间位置所对应的比特信息。

优选地，所述解析所述采样的比特信息对应的数据帧，具体包括：

在所述比特信息对应的数据帧中进行帧头的搜索，并基于所述帧头，解析所述帧头对应的帧。

优选地，所述根据所述解析后的数据帧提取出所述主子系统的系统时间之前，所述方法还包括：

在所述帧的帧尾添加CRC校验码，以判断是否从所述帧中提取出所述主子系统的系统时间。

第二方面，本申请实施例还提供了一种基于FPGA的系统内时钟同步和时间同步的装置，所述装置包括：