[发明专利]驱动电路及显示面板

权利要求书

1.一种驱动电路，其特征在于，包括：

输入模块，所述输入模块接入起始信号、第一时钟信号以及第二时钟信号，并电性连接于第一节点，所述输入模块用于根据所述起始信号以及所述第一时钟信号，输出信号至所述第一节点，并根据所述第一时钟信号调整所述第一节点的电位；

控制模块，所述控制模块接入所述起始信号、所述第一时钟信号、所述第二时钟信号、恒压高电平信号以及恒压低电平信号，并电性连接于第二节点以及所述第一节点，所述控制模块用于根据所述起始信号、所述第一时钟信号、所述第二时钟信号、所述恒压高电平信号以及所述恒压低电平信号，输出信号至所述第二节点以及控制所述第一节点的电位；以及

输出模块，所述输出模块接入所述恒压高电平信号以及所述恒压低电平信号，并电性连接于所述第一节点以及所述第二节点，所述输出模块用于根据所述第一节点的电位、所述第二节点的电位、所述恒压高电平信号以及所述恒压低电平信号输出扫描信号。

2.根据权利要求1所述的驱动电路，其特征在于，所述输出模块包括：第一晶体管、第二晶体管以及第二电容；

所述第一晶体管的栅极电性连接于所述第一节点，所述第一晶体管的源极电性连接于所述恒压低电平信号，所述第一晶体管的漏极电性连接于扫描信号输出端；

所述第二晶体管的栅极电性连接于所述第二节点，所述第二晶体管的源极电性连接于所述恒压高电平信号，所述第二晶体管的漏极端电性连接于所述扫描信号输出端；

所述第二电容的一端与所述第二节点电性连接，所述第二电容的另一端电性连接于所述恒压高电平信号。

3.根据权利要求1所述的驱动电路，其特征在于，所述输入模块包括：第十二晶体管以及第一电容；

所述第十二晶体管的栅极电性连接于所述第二时钟信号，所述第十二晶体管的源极电性连接于所述起始信号，所述第十二晶体管的漏极电性连接于所述第一节点；

所述第一电容的一端电性连接于所述第一时钟信号，所述第一电容的另一端电性连接于所述第一节点。

4.根据权利要求3所述的驱动电路，其特征在于，所述第十二晶体管与所述第一节点之间还设置有一第三晶体管；

所述第三晶体管的栅极电性连接于所述恒压低电平信号，所述第三晶体管的源极与所述第十二晶体管的漏极电性连接，所述第三晶体管的漏极与所述第一节点电性连接。

5.根据权利要求3所述的驱动电路，其特征在于，所述第三晶体管为P型晶体管，所述第三晶体管在所述恒压低电平信号的控制下保持常开。

6.根据权利要求1所述的驱动电路，其特征在于，所述控制模块包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第十晶体管、第十一晶体管以及第三电容；

所述第十一晶体管栅极电性连接于所述起始信号，所述第十一晶体管的源极以及所述第十晶体管的栅极均电性连接于所述第二时钟信号，所述第十一晶体管的漏极与所述第十晶体管的漏极均电性连接于第三节点，所述第十晶体管的源极电性连接于所述恒压低电平信号；

所述第八晶体管的栅极电性连接于所述第三节点，所述第八晶体管的源极电性连接于所述第一时钟信号，所述第八晶体管的漏极电性连接于第四节点，所述第七晶体管的栅极以及所述第七晶体管的源极均电性连接于所述第四节点；

所述第七晶体管的漏极、所述第六晶体管的栅极以及所述第四晶体管的漏极均电性连接于所述第二节点，所述第六晶体管的源极以及所述第四晶体管的源极均电性连接于所述恒压高电平信号，所述第五晶体管的源极与所述第六晶体管的漏极电性连接，所述第五晶体管的栅极电性连接于所述第一时钟信号，所述第四晶体管的栅极以及所述第五晶体管的漏极均电性连接于所述第一节点；

所述第三电容的一端与所述第三节点电性连接，所述第三电容的另一端与所述第四节点电性连接。

7.根据权利要求6所述的驱动电路，其特征在于，所述第十晶体管的漏极与所述第三节点之间还设置有一第九晶体管；

所述第九晶体管的栅极电性连接于所述恒压低电平信号，所述第九晶体管的源极与所述第十晶体管的漏极电性连接，所述第九晶体管的漏极与所述第三节点电性连接。