[发明专利]只读存储器查表细分电路中的加减信号发生器逻辑设计方法在审
| 申请号： | 201910953681.6 | 申请日： | 2019-10-09 |
| 公开（公告）号： | CN110764732A | 公开（公告）日： | 2020-02-07 |
| 发明（设计）人： | 李炎冰;鲁海玥 | 申请（专利权）人： | 中国航空工业集团公司洛阳电光设备研究所 |
| 主分类号： | G06F7/575 | 分类号： | G06F7/575;H03K19/20 |
| 代理公司： | 61204 西北工业大学专利中心 | 代理人： | 刘新琼 |
| 地址： | 471099 *** | 国省代码： | 河南;41 |
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| 摘要： | |||
| 搜索关键词： | 只读存储器 真值表 逻辑设计 加减信号发生器 逻辑表达式 简单电路 细分电路 位输出 推导 查表 引入 分析 | ||
【权利要求书】：
1.一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于包括两个D触发器、一个与门和一个非门，由逻辑控制器提供4MHz时钟输入，只读存储器的高两位输出D7和D6分别作为一个D触发器的输入，经一个D触发器输出为D7′、另一个D触发器输出为D6′、将D7、D6、经过与门得到将D7、D6、D7′、D6′经过非门
2.根据权利要求1所述的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于所述的D触发器采用74LS74。
3.根据权利要求1所述的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于所述的与门采用74LS21。
4.根据权利要求1所述的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于所述的非门采用74LS04。
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