[发明专利]一种百兆以太网自适应阈值电路

权利要求书

1.一种百兆以太网自适应阈值电路，用于百兆以太网PHY芯片中，其特征在于，包括峰值-谷值检测电路和阈值产生电路；

所述峰值-谷值检测电路包括峰值检测电路和谷值检测电路，分别测量输入信号的峰值和谷值，并输出信号至所述阈值产生电路；

所述阈值产生电路包括单位增益负反馈结构和电阻分压电路，将所述峰值-谷值检测电路的输出信号通过电阻分压，得到数据切片所需的切片阈值Vthp、Vthn和共模电压Vcm，所述切片阈值Vthp、Vthn自动适应输入信号的幅值；

所述峰值检测电路包括比较器CMP1、NMOS管MN1和MN2、PMOS管MP1和MP2、负载电容Cp；其中，

所述PMOS管MP1的衬底、所述PMOS管MP2的源极和衬底通过金属铝与电源电压VDD相连；所述PMOS管MP2的栅极通过金属铝与偏置电压VB1相连，所述PMOS管MP1的栅极通过金属铝与所述比较器CMP1输出端相连，所述PMOS管MP2的漏极通过金属铝与所述PMOS管MP1的源极相连；

所述NMOS管MN1的衬底、所述NMOS管MN2的源极和衬底通过金属铝与地GND相连；所述NMOS管MN1的栅极通过金属铝与偏置电压VB2相连，所述NMOS管MN2的栅极通过金属铝与偏置电压VB3相连；所述NMOS管MN1的源极通过金属铝与所述NMOS管MN2的漏极相连；

所述PMOS管MP1的漏极、所述NMOS管MN1的漏极、所述比较器CMP1的正相端和所述负载电容Cp上极板通过金属铝相接，并连接至输出信号Vp-mid；

所述比较器CMP1反相端通过金属铝接输入信号VIN，所述负载电容Cp下极板接地；

所述谷值检测电路包括比较器CMP2、NMOS管MN3和MN4、PMOS管MP3和MP4、负载电容Cv；其中，

所述NMOS管MN3的衬底、所述NMOS管MN4的源极和衬底通过金属铝与地GND相连；所述NMOS管MN4的栅极通过金属铝与偏置电压VB3相连，所述NMOS管MN3的栅极通过金属铝与所述比较器CMP2的输出端相连；所述NMOS管MN4的漏极和所述NMOS管MN3的源极通过金属铝相连；

所述PMOS管MP3的衬底、所述PMOS管MP4的源极和衬底通过金属铝连接至电源电压VDD；所述PMOS管MP4的栅极通过金属铝连接至偏置电压VB1；所述PMOS管MP3的栅极通过金属铝连接至偏置电压VB4；所述PMOS管MP3的源极与所述PMOS管MP4的漏极通过金属铝相连；

所述NMOS管MN3的漏极、所述PMOS管MP3的漏极、所述比较器CMP2的正相端和所述负载电容Cv上极板通过金属铝互连，并连接至输出信号Vv-mid；

所述比较器CMP2反相端通过金属铝接输入信号VIN，所述负载电容Cv下极板接地；

所述单位增益负反馈结构包括运算放大器AMP1和AMP2、NMOS管MN5、PMOS管MP5；其中，

所述PMOS管MP5源极和漏极通过金属铝与电源电压VDD相连，栅极通过金属铝与所述运算放大器AMP1的输出端相连；所述运算放大器AMP1的反相端通过金属铝与输出信号Vp-mid相连，正相端、所述PMOS管MP5的漏极、所述电阻分压电路一端和滤波电阻Rf通过金属铝互连；

所述NMOS管MN5的源极和漏极通过金属铝与地GND相连，栅极通过金属铝与所述运算放大器AMP2的输出端相连；所述运算放大器AMP2反相端通过金属铝与输出信号Vv-mid相连，正相端、所述NMOS管MN5的漏极、所述电阻分压电路另一端和滤波电阻Rf通过金属铝互连；

所述电阻分压电路包括阻值均相等的电阻R1~R4；所述电阻R1、所述电阻R2、所述电阻R3和所述电阻R4依次串联起分压作用；通过分压分别得到切片阈值Vthp、Vthn和共模电压Vcm，且切片阈值自动适应输入信号的幅值。

2.如权利要求1所述的百兆以太网自适应阈值电路，其特征在于，所述NMOS管MN1和MN2、所述PMOS管MP1和MP2、所述负载电容Cp构成充放电电路，其上拉电流为下拉电流的5~10倍。

3.如权利要求1所述的百兆以太网自适应阈值电路，其特征在于，所述NMOS管MN3和MN4、所述PMOS管MP3和MP4、所述负载电容Cv构成充放电电路，其上拉电流为下拉电流的5~10倍。