[发明专利]半导体存储器元件及其制备方法

说明书

一种半导体存储器元件及其制备方法。半导体存储器元件具有基底、栅极结构、第一介电质、第二介电质、插塞、储存节点着陆垫、位元线、第三介电质及储存节点。基底具有漏极以及源极。栅极结构配置在基底上，在漏极与源极之间。第一介电质配置在基底上，覆盖栅极结构。第二介电质配置在第一介电质上。插塞具有第一部位及第二部位，第一部位在第一介电质中，第二部位在第二介电质中，第一部位接触基底的源极。储存节点着陆垫覆盖插塞的第二部位，第二介电质覆盖储存节点着陆垫。位元线配置在第二介电质与第三介电质之间，且连接基底的漏极。第三介电质配置在位元线上。储存节点配置在第三介电质上，并穿经第二介电质与第三介电质接触储存节点着陆垫。

技术领域

本申请案主张2019/05/23申请的美国正式申请案第16/421,024号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开是涉及一种半导体存储器元件及其制备方法。特别是涉及一种具有自对准着陆垫的半导体存储器元件及其制备方法。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)的储存节点的电容(capacitance)对其效能是至关重要的。在读取资料时，不足的电容导致较短的再新时间(refresh times)以及不足的电压差。也因此提出电容位于位元线上(capacitor over bitline，COB)的架构，以消除在储存节点的尺寸与形状上的限制。将储存节点配置在位元线上以取代位在多层之间，其是指多个储存节点并不会平坦，且设计在一三维架构(three-dimensional configuration)中。

然而，电容位于位元线上(COB)的架构增加在位元线上的储存节点，因此由于基底的源极与储存节点之间的距离增加，所以需要具有较加深宽比 (aspect ratio)的一储存节点接触孔。当对于高度集成化的存储器装置的设计规则规模(scale)从大约在1Mbit-grade DRAM元件时代中的1mm level 缩减到1Gbit-grade DRAM元件时代中的0.15mmlevel时，空间效率(space efficiency)的问题变得更至关重要。是已提出使用着陆垫(landing pad)的技术取代储存节点接触孔的蚀刻制程当成补救方法。

尽管如此，因为结合着陆垫与层间连结(inter-layer connection)的复杂形状，所以使用现有技术形成着陆垫的传统方法需要复杂的步骤。再者，当设计规则规模缩减时，传统方法需要具有非常高的精确度的微影 (photolithography)。甚至在制程中非常微小的缺陷可造成在这些着陆垫之间多余的连接(unwanted connection)以及破坏存储器元件。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体存储器元件。该半导体存储器元件包括一基底，具有一漏极以及一源极；一栅极结构，配置在该基底上，并位在该漏极与该源极之间；一第一介电质，配置在该基底上，并覆盖该栅极结构；一第二介电质，配置在该第一介电质上；一插塞，具有一第一部位以及一第二部位，该第一部位位在该第一介电质中，该第二部位位在该第二介电质中，其中该第一部位接触该基底的该源极；一储存节点着陆垫，覆盖该插塞的该第二部位，且该第二介电质覆盖储存节点着陆垫；一位元线，连接该基底的该漏极；一第三介电质，配置在该位元线上，且该位元线配置在该第二介电质与该第三介电质之间；以及一储存节点，配置在该第三介电质上，并穿经该第二介电质与该第三介电质接触该储存节点着陆垫。

在本公开的一些实施例中，该插塞包含铜、钨或铝。

在本公开的一些实施例中，该插塞包含铜，且该储存节点着陆垫包含锗化铜(Cu₃Ge)。