[发明专利]三维存储器结构及其制备方法

说明书

本发明提供一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底，形成叠层结构，并于叠层结构中形成沟道孔，形成功能侧壁层，形成沟道层，形成栅极间隙，去除所述牺牲层形成牺牲间隙；于牺牲间隙内形成栅极层；以及于形成有栅极层的叠层结构上制备绝缘盖层，且绝缘盖层与栅极间隙形成间隙腔。通过上述方案，本发明在栅极间隙中制备间隙腔，进一步在间隙腔内壁制备包覆栅极层的漏电材料抑制层，从而可以有利于栅极漏电流的减小，并减小材料制备所带来的应力，进而减小整个器件结构的应力，采用背面刻蚀等工艺制备背面连接引出区，从背面连线实现与正面连线响应的功能。

技术领域

本发明属于半导体设计及制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。

在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，现有的3D NAND闪存的制备工艺主要包括：首先形成由牺牲层及栅间介质层交替叠置的叠层结构，然后再将所述牺牲层去除并填充形成栅极层以得到3D NAND闪存，随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数也需随之显著增加，如由32层发展到64层，再到96层甚至128层等，然而，随着3D NAND闪存中堆叠的层数的增加，其制程难度随着增大，孔的深宽比(AR)越来越大，刻蚀难度增大，孔内材料传统的注入沉积等工艺技术难度增大，栅极间隙的特征尺寸(CD)较大，沟道孔的中心与栅极间隙的距离减小，导致栅极层(GL)与源极线结构(ACS，ARRAY COMMEN SOURCELINE)之间的漏电流增大，即栅极层与栅极间隙填充结构之间的漏电流增大。

因此，如何提供一种三维存储器结构及制备方法，以解决现有技术上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及制备方法，用于解决现有技术中制程层数增加导致的栅极与源极线之间的漏电流增大等问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底；

于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔，所述叠层结构包括交替叠置的牺牲层及绝缘介质层，所述沟道孔贯穿所述叠层结构；

于所述沟道孔的内壁上形成功能侧壁层，于所述功能侧壁层表面形成沟道层；

于所述叠层结构内形成栅极间隙，所述栅极间隙与所述沟道孔之间具有间距，

基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；

于所述牺牲间隙内形成栅极层；以及

于形成有所述栅极层的所述叠层结构上制备绝缘盖层，且所述绝缘盖层与所述栅极间隙形成间隙腔。

可选地，于所述牺牲间隙内形成所述栅极层之后包括步骤：基于所述栅极间隙对其周围的所述栅极层进行回刻，以于所述栅极间隙外围形成若干个与所述栅极间隙连通的凹槽区域。

可选地，制备所述绝缘盖层之前还包括步骤：于所述栅极间隙的内壁上形成漏电流抑制层，其中，所述漏电流抑制层同时还形成于所述凹槽区域的内壁上。

可选地，所述漏电流抑制层包括高介电常数介质层。

可选地，采用物理气相沉积工艺制备所述绝缘盖层；所述绝缘盖层的材料包括氧化硅及氮化硅中的至少一种。