[发明专利]实现PXIe测控板卡模块中DAC同步的系统及方法

权利要求书

1.一种实现PXIe测控板卡模块中DAC同步的系统，其特征在于用于实现单个PXIe测控板卡模块中多个DAC的同步以及多个PXIe测控板卡模块中多个DAC的同步，所述系统包括：

FPGA模块，用于接收触发输入信号以及输出选择控制信号；

限压保护模块，所述限压保护模块与FPGA模块电连接，用于防止输入FPGA模块的触发输入信号过压或过流损坏DPGA模块；

时钟缓冲模块，所述时钟缓冲模块为二选一时钟缓冲模块，与FPGA模块电连接，用于根据选择控制信号从PXIe测控板卡模块的前板输入参考时钟和PXIe背板输入参考时钟中选择一个时钟作为输入参考时钟，并输出与所述输入参考时钟同频率同相位的时钟信号作为第一基准时钟；

时钟同步模块，所述时钟同步模块分别与FPGA模块和和时钟缓冲模块电连接，用于以第一基准时钟为基准、向FPGA模块输入第一参考时钟并向每个DAC输入第一器件时钟，所述第一参考时钟与第一器件时钟相位对齐，且所述第一参考时钟的个数与所述DAC的个数一一对应，所述第一器件时钟作为对应DAC的采样时钟；

所述FPGA模块用于以所述第一参考时钟为参考，向每个DAC输入数据时钟以及同步信号参考时钟，以确保所有DAC的数据时钟和采样时钟均相位对齐，并用于在触发输入信号有效时，按照所述相位对齐的数据时钟和采样时钟输出数据流至单个PXIe测控板卡模块中每个DAC或多个PXIe测控板卡模块中每个DAC；

时钟同步模块的时钟来源为时钟缓冲模块，根据FPGA模块的选择控制信号，时钟缓冲模块选择PXIe测控板卡模块的前板输入参考时钟和PXIe背板输入参考时钟为输入参考时钟，以与该输入参考时钟同频率同相位的时钟信号为基准时钟输出，FPGA模块以基准时钟为精准参考时钟，输出相位对齐的器件时钟和参考时钟，器件时钟和参考时钟的个数均与DAC一一对应，器件时钟输入每个对应的DAC，参考时钟输入到FPGA模块，FPGA模块以参考时钟为参考，向FPGA逻辑模块根据参考时钟输出数据时钟及同步信号参考时钟，确保DAC的数据时钟相位是相位精准对齐的，在触发信号的输入有效时，FPGA按照对齐相位时钟输出数据流到单个PXIe测控板卡模块中每个DAC，以确保单个PXIe测控板卡模块中多个DAC的同步输出。

2.根据权利要求1所述的实现PXIe测控板卡模块中DAC同步的系统，其特征在于时钟同步模块通过其PRI端从时钟缓冲模块接收基准时钟信号。

3.根据权利要求1所述的实现PXIe测控板卡模块中DAC同步的系统，其特征在于所述系统还包括：

本地基准时钟模块，所述本地基准时钟模块与所述时钟同步模块电连接，用于向时钟同步模块输入第二基准时钟；

时钟同步模块用于以所述第二基准时钟为基准、向FPGA模块输入第二参考时钟并向单个PXIe测控板卡模块中每个DAC输入第二器件时钟，所述第二参考时钟与第二器件时钟相位对齐，且所述第一参考时钟的个数与所述DAC的个数对应，所述第二器件时钟作为对应DAC的采样时钟；

所述FPGA模块用于以所述第二参考时钟为参考，向每个DAC输入数据时钟以及同步信号参考时钟，以确保所有DAC的数据时钟和采样时钟均相位对齐，并用于在触发输入信号有效时，按照所述相位对齐的数据时钟和采样时钟输出数据流至单个PXIe测控板卡模块中每个DAC；

时钟同步模块的时钟来源为本地基准时钟模块，根据本地基准时钟模块输出的时钟为基准时钟输出，FPGA模块以基准时钟为精准参考时钟，输出相位对齐的器件时钟和参考时钟，器件时钟和参考时钟的个数与DAC一一对应，器件时钟输入每个对应的DAC，参考时钟输入到FPGA模块，FPGA模块以参考时钟为参考，向FPGA逻辑模块根据参考时钟输出数据时钟及同步信号参考时钟，确保DAC的数据时钟相位是相位精准对齐的，在触发信号的输入有效时，FPGA按照对齐相位时钟输出数据流到单个PXIe测控板卡模块中每个DAC，以确保单个PXIe测控板卡模块中多个DAC的同步。

4.根据权利要求3所述的实现PXIe测控板卡模块中DAC同步的系统，其特征在于本地基准时钟模块用于向时钟同步模块的SEC端输入第二基准时钟。