[发明专利]一种多通道VDMA控制方法及其应用

权利要求书

1.一种多通道VDMA控制方法，具有写通道和读通道，包括：

经由VDMA接口写入和读取数据流；

所述VDMA接口控制地址序列产生器为所述数据流产生指令队列；

由FIFO控制对所述数据流的FIFO进行实时监控，控制所述数据流的写入和读取；

由数据整理模块将所述数据流组合成所需要的数据队列；

仲裁器通过预设的优先索引，对所述指令队列和所述数据队列进行扫描。

2.如权利要求1所述的控制方法，其特征在于还包括：

由总线驱动控制模块将内部的所有数据流封装成存储器控制器所需要的总线，

MCU通过控制总线解析模块对整个流程所需的参数进行配置。

3.如权利要求1所述的控制方法，其特征在于所述数据流符合AXIS基本协议。

4.如权利要求1所述的控制方法，其特征在于所述指令队列包含但不限定于以下参数：突发首地址、突发长度、突发请求、通道ID、队列有效。

5.如权利要求1所述的控制方法，其特征在于所述FIFO控制包括写通道FIFO控制和读通道FIFO控制，所述写通道FIFO控制和所述读通道FIFO控制处理的流程不同。

6.如权利要求5所述的控制方法，其特征在于所述写通道FIFO控制还包括：

所述写通道FIFO控制接收写数据，由所述写通道FIFO进行时钟域转换；

所述写通道FIFO控制对所述写数据的FIFO实时监控，控制所述写数据的流入与流出；

所述写通道FIFO控制对所述写数据的FIFO实时监控，控制所述写通道ready信号的触发。

7.如权利要求6所述的控制方法，其特征在于所述控制所述写数据的流入和流出还包括：

当所述写数据的量大于预设数M_w时，停止通道写入；

当所述写数据的量小于预设数N_w时，开启通道写入，其中：

M_w的取值范围为：FIFO深度M_w一行数据容量；

N_w的取值范围：(FIFO深度-一行数据容量)N_w≧0。

8.如权利要求5所述的控制方法，其特征在于：

写通道输入时钟为本地时钟，输出时钟为总线时钟；

读通道输入时钟为总线时钟，输出时钟为本地时钟。

9.如权利要求5所述的控制方法，其特征在于所述由数据整理模块将数据流组合成所需要的数据序列进一步包括：

所述数据整理模块包括写通道数据整理模块和读通道数据整理模块。

10.如权利要求9所述的控制方法，进一步包括：

所述写通道数据整理模块通过预设的数据排列方式，将通过所述写通道FIFO控制写入的数据组合成写通道仲裁器需要的数据队列；

所述读通道数据整理模块通过预设的数据排列方式，将读通道仲裁器传出的数据序列整理成所述读通道FIFO控制所需的数据队列，然后进入所述读通道FIFO控制。

11.如权利要求10所述的控制方法，其特征在于：

所述写通道仲裁器和所述读通道仲裁器所需要的所述数据队列包含：

位宽和突发长度，并且所述位宽和所述突发长度可以根据时序要求更改。

12.如权利要求2所述的控制方法，其特征在于进一步包括：

当所述数据流溢出或者所述数据流为空时，所述FIFO控制发送错误信息，并通过所述控制总线将所述错误信息传送给所述MCU，以重新复位或重启多通道VDMA控制器。