[发明专利]一种深度卷积神经网络硬件加速器中的区域并行数据载入装置及方法

权利要求书

1.一种深度卷积神经网络硬件并行加速器中的区域并行数据载入装置，其特征包括：

并行输入寄存阵列，为输入缓存中的输入特征图提供数据重排布的快速寄存区域，所寄存的数据将作为并行加速计算单元阵列进行高带宽计算的输入数据，可供随机访问或同时并行、并发的多路访问；

并行输入数据访问引擎，对上述并行输入寄存阵列中的数据进行区域化的并行、并发访问，无需对上述寄存阵列进行整体访问，也不会造成任何数据缺失。

2.根据权利要求1所述的并行输入寄存器阵列，其特征在于，对于输入缓存中存储的关于深度卷积神经网络算法层之前一隐含层所输出的特征图，该并行输入寄存阵列提供数据重排布的快速寄存区域，简化了输入数据排布的难度；该并行输入寄存阵列可以被反复访问，当其中的数据已经作废时，可重新从输入缓存中快速写入新的数据；该寄存阵列支持随机访问、同时并行访问和多路并发访问，并发的路数不小于深度卷积神经网络硬件并行加速器其中的并行加速计算单元的数量。

3.根据权利要求1-2所述的并行输入寄存器阵列的设计方法，其特征在于，其尺寸设计与并行计算单元阵列的例化尺寸相关，满足特定的设计公式。

4.根据权利要求1所述的并行输入数据访问引擎，其特征在于，包括：

对于并行输入寄存阵列中的数据进行区域化的并行、并发访问，既不是串行访问、也不是全地址空间的随机访问，并发的访问路数也不小于深度卷积神经网络硬件并行加速器其中的并行加速计算单元的数量；

对于并行输入寄存阵列中的区域数据以一定规律反复访问，这样可以在该数据区域内发挥卷积神经网络算法层输入特征图的区域数据耦合特性，无须再对并行输入寄存阵列反复大量写入重复的数据。

5.根据权利要求1、4所述的并行输入数据访问引擎的设计方法，其特征在于，对并行输入寄存阵列中的区域进行区域化的并行、并发访问，既不是串行访问、也不是全地址空间的随机访问；对于同时并发的多路访问，其地址计算遵循特定的计算规律，变换规律简单。该设计方法能够化简该硬件引擎模块中的硬件电路复杂度，降低面积和功耗。