[发明专利]半导体封装方法、半导体封装结构及封装体

说明书

本发明提供一种半导体封装方法、半导体封装结构及封装体，所述方法包括如下步骤：提供衬底晶圆，衬底晶圆具有相对设置的第一表面及第二表面，在第一表面具有多个凹槽，在凹槽底部具有多个导电柱，导电柱贯穿衬底晶圆；提供多个半导体裸片堆叠体；将半导体裸片堆叠体置于凹槽中，半导体裸片堆叠体的上表面低于或者平齐于凹槽的上边缘，半导体裸片堆叠体的底部与导电柱电连接；将盖板晶圆覆盖在衬底晶圆的第一表面，以密封凹槽，形成半导体封装结构，衬底晶圆、半导体裸片堆叠体及盖板晶圆之间的间隙未被填充物填充。本发明优点在于，形成的半导体结构具有封装高度低、可靠性高及翘曲度低的特点。

技术领域

本发明涉及半导体封装领域，尤其涉及一种半导体封装方法、半导体封装结构及封装体。

背景技术

堆叠式封装技术，也称为3D或三维封装技术，是目前主流的多芯片封装技术之一，能够将至少两个半导体晶片(Die，也称为裸片，即从晶圆上切割出来的一块具有完整功能的块)在垂直方向叠加起来，常用来制造存储器芯片、逻辑芯片、处理器芯片等电子元件。随着电子产业的发展，日益需要电子元件的高容量、高功能、高速和小尺寸，为了满足该需求，需要在单个封装中并入更多晶片，而这会造成电子元件的封装高度变高，可靠性变低，影响封装体结构的性能。

因此，如何降低封装体的封装高度，提高封装体的可靠性成为目前亟需解决的技术问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体封装方法、半导体封装结构及封装体，其能够具有封装高度低、可靠性高及翘曲度低的特点。

为了解决上述问题，本发明提供了一种半导体封装方法，其包括如下步骤：提供衬底晶圆，所述衬底晶圆具有相对设置的第一表面及第二表面，在所述第一表面具有多个凹槽，在所述凹槽底部具有多个导电柱，所述导电柱贯穿所述凹槽底部至所述第二表面；提供多个半导体裸片堆叠体；将所述半导体裸片堆叠体置于所述凹槽中，所述半导体裸片堆叠体的上表面低于或者平齐于所述凹槽的上边缘，所述半导体裸片堆叠体的底部与所述导电柱电连接；将盖板晶圆覆盖在所述衬底晶圆的第一表面，以密封所述凹槽，形成半导体封装结构，所述衬底晶圆、所述半导体裸片堆叠体及所述盖板晶圆之间的间隙未被填充物填充。

进一步，在所述衬底晶圆的第二表面具有多个导电块，所述导电块与所述导电柱电连接。

进一步，在所述衬底晶圆上形成凹槽的方法包括如下步骤：对所述衬底晶圆的第一表面进行平坦化处理；自所述第一表面去除部分所述衬底晶圆，至暴露出所述导电柱，形成所述凹槽。

进一步，所述衬底晶圆具有切割道，以所述切割道作为形成所述凹槽的对准标记。

进一步，所述半导体裸片堆叠体由多个半导体裸片堆叠形成，所述半导体裸片之间电连接，并通过所述半导体裸片堆叠体的底部与所述导电柱电连接。

进一步，所述半导体裸片之间通过贯穿各所述半导体裸片的导电柱及相邻所述半导体裸片间的导电块电连接。

进一步，所述半导体裸片堆叠体的底部与贯穿所述凹槽底部的导电柱之间通过导电块电连接。

进一步，所述盖板晶圆朝向所述衬底晶圆的表面具有多个导电柱，所述导电柱与所述半导体裸片堆叠体的上表面电连接。

进一步，在密封所述凹槽的步骤后，还包括切割步骤：沿凹槽之间的间隙切割所述半导体封装结构，形成多个彼此独立的封装体。

本发明还提供一种半导体封装结构，其包括：衬底晶圆，所述衬底晶圆具有相对设置的第一表面及第二表面，在所述第一表面具有多个凹槽，在所述凹槽底部具有多个导电柱，所述导电柱贯穿所述凹槽底部至所述第二表面；多个半导体裸片堆叠体，放置在所述凹槽内，且所述半导体裸片堆叠体的上表面低于或者平齐于所述凹槽的上边缘，所述半导体裸片堆叠体的底部与所述导电柱电连接；盖板晶圆，覆盖在所述衬底晶圆的第一表面，以密封所述凹槽，所述衬底晶圆、所述半导体裸片堆叠体及所述盖板晶圆之间的间隙未被填充物填充。