[发明专利]用于智能存储器接口的方法和设备

说明书

本发明涉及用于智能存储器接口的方法和设备。一个实施例涉及一种存储器结构，包括存储体组和端口仿真电路模块。所述存储体组包括多个存储器存储体，每个存储器存储体具有一个读取端口和一个写入端口。所述端口仿真电路模块为所述存储体组提供组读取/写入端口和组读取端口。另一实施例涉及一种端口仿真电路模块。所述端口仿真电路模块包括：端口仿真控制电路，所述端口仿真控制电路接收包括针对组读取/写入端口的第一地址和针对组读取端口的第二地址的控制信号；针对所述组读取/写入端口的第一数据路径电路；以及针对所述组读取端口的第二数据路径电路，其中所述第二数据路径电路输出第二读取数据。也公开了其他实施例和特征。

技术领域

本申请是申请号为：201710384433.5，发明名称为：用于智能存储器接口的方法和设备的分案申请。本公开一般地涉及用于与存储器设备进行通信的接口架构的技术领域。

背景技术

静态随机存取存储器(SRAM)通常被用在集成电路中。SRAM单元具有在无需刷新的情况下保持数据的有利特征。SRAM单元可以包括不同数量的晶体管，并且常常因此通过晶体管的数量来指代(例如，六晶体管(6T) SRAM、八晶体管(8T) SRAM等)。晶体管通常形成用于存储位的数据锁存器。可以添加附加晶体管以控制对晶体管的访问。SRAM单元通常被布置为具有行和列的阵列。通常，SRAM单元的每行连接到字线，所述字线确定当前SRAM单元是否被选择。SRAM单元的每列连接到位线，所述位线被用于将位存储到SRAM单元中或者从SRAM单元读取。

发明内容

一个实施例涉及一种存储器结构，所述存储器结构包括存储体（bank）组和端口仿真电路模块。所述存储体组包括多个存储器存储体，每个存储器存储体具有一个读取端口和一个写入端口。所述端口仿真电路模块为所述存储体组提供组读取/写入端口和组读取端口。

另一实施例涉及一种端口仿真电路模块。所述端口仿真电路模块包括：端口仿真控制电路，所述端口仿真控制电路接收包括针对组读取/写入端口的第一地址和针对组读取端口的第二地址的控制信号；针对所述组读取/写入端口的第一数据路径电路；以及针对所述组读取端口的第二数据路径电路，其中所述第二数据路径电路输出第二读取数据。

另一实施例涉及一种从存储器存储体组读取数据的方法。从所述存储器存储体组的读取/写入端口接收请求在指定的存储器存储体中的读取地址处的数据的数据读取。做出所述指定的存储器存储体具有来自所述存储器存储体组的读取端口的冲突数据读取的确定。从所述存储器存储体组中的所有其他存储器存储体中的所述读取地址读取数据。使用从所有其他存储器存储体中的所述读取地址读取的数据来重建在所述指定的存储器存储体中的所述读取地址处的所述数据。

另一实施例涉及一种向存储器存储体组写入数据的方法。接收请求新数据被写入到所述存储器存储体组中的指定的存储器存储体中的写入地址的数据写入。读取在所述指定的存储器存储体中的所述写入地址处的先前数据。计算更新的奇偶性，并且所述更新的奇偶性被写入到所述存储器存储体组的奇偶性存储器存储体中的所述写入地址。所述新数据被写入到所述指定的存储器存储体中的所述写入地址。

其他实施例和特征也被公开。

附图说明

图1描绘了依照本发明的实施例的被组织成多个存储器通道的示例性存储器架构，每个存储器通道包括多个存储体组，并且每个存储体组包括多个SRAM存储体。

图2描绘了依照本发明的实施例的示例性存储体组的进一步细节。

图3是依照本发明的实施例的图2中所描绘的存储体组的信号的示例性时序图。

图4描绘了依照本发明的实施例的示例性端口仿真控制电路的细节。

图5描绘了依照本发明的实施例的端口A写入和读取数据路径电路的细节。