[发明专利]干扰信号生成装置及其方法有效
| 申请号： | 201910986239.3 | 申请日： | 2019-10-17 |
| 公开（公告）号： | CN110927683B | 公开（公告）日： | 2022-02-22 |
| 发明（设计）人： | 骆云飞;陶升炜 | 申请（专利权）人： | 南京国立电子科技有限公司 |
| 主分类号： | G01S7/38 | 分类号： | G01S7/38 |
| 代理公司： | 北京德崇智捷知识产权代理有限公司 11467 | 代理人： | 王雪 |
| 地址： | 210049 江苏省南京*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 干扰 信号 生成 装置 及其 方法 | ||
1.一种干扰信号生成装置，其特征在于，包括信号生成设备和处理装置，所述信号生成设备用于生成并最终输出处理后的信号；所述处理装置与所述信号生成设备连接；
所述处理装置控制所述信号生成设备来增加干扰信号的生成速度；
其中，所述信号生成设备包括第一FPGA、ADC、存储器以及第一DAC；
所述ADC的信号输出端、所述第一DAC的输入端以及存储器均与所述第一FPGA连接；
所述ADC的信号输入端用于接收初始信号；
所述第一DAC的输出端用于输出处理后的信号；
所述处理装置包括第二FPGA、第二DAC和DSP处理器；
所述第二FPGA上运行有优先级判决模块，所述优先级判决模块用于在需要读出的存储数据有冲突时，可根据预定的优先级来决定优先级高的存储数据优先被读取；
所述第二DAC和DSP处理器均与所述第二FPGA连接；
所述DSP处理器能够协助处理所述第二FPGA的控制生成干扰信号的任务；
所述第二DAC用于生成噪声基带的干扰信号；
所述第二FPGA还与所述第一FPGA连接；
所述干扰信号生成装置还包括外部时钟，所述外部时钟连接着所述ADC的时钟输入端、第二FPGA和DSP处理器。
2.根据权利要求1所述的干扰信号生成装置，其特征在于，所述初始信号为采样的雷达的中频基带信号；所述处理后的信号为处理后的雷达的中频基带信号。
3.根据权利要求1所述的干扰信号生成装置，其特征在于，所述第一FPGA包括串并转换器，所述串并转换器与所述ADC的信号输出端连接；
所述存储器为双口RAM，所述双口RAM的两个I/O控制端口与所述第一FPGA连接；
所述第一FPGA还包括并串转换器，所述并串转换器与所述第一DAC的输入端连接。
4.根据权利要求1所述的干扰信号生成装置，其特征在于所述第一FPGA还用于接收外部的波门信号；
所述第一FPGA通过第一I/O接口与外部控制单元连接；
所述第二FPGA通过第二I/O接口与外部控制单元连接；
所述第一FPGA通过第三I/O接口与所述第二FPGA连接；
所述第二FPGA与FLASH存储器连接；
所述DSP处理器通过以太网接口与外部终端连接。
5.一种干扰信号生成方法，其特征在于，干扰信号生成装置包括信号生成设备和处理装置，所述信号生成设备用于生成并最终输出处理后的信号；所述处理装置与所述信号生成设备连接；
该方法包括：所述处理装置控制所述信号生成设备来增加干扰信号的生成速度；
其中，所述信号生成设备包括第一FPGA、ADC、存储器以及第一DAC；
所述ADC的信号输出端、所述第一DAC的输入端以及存储器均与所述第一FPGA连接；
所述ADC的信号输入端用于接收初始信号；
所述第一DAC的输出端用于输出处理后的信号；
所述处理装置包括第二FPGA、第二DAC和DSP处理器；
所述第二FPGA上运行有优先级判决模块，所述优先级判决模块用于在需要读出的存储数据有冲突时，可根据预定的优先级来决定优先级高的存储数据优先被读取；
所述第二DAC和DSP处理器均与所述第二FPGA连接；
所述DSP处理器能够协助处理所述第二FPGA的控制生成干扰信号的任务；
所述第二DAC用于生成噪声基带的干扰信号；
所述第二FPGA还与所述第一FPGA连接；
所述干扰信号生成装置还包括外部时钟，所述外部时钟连接着所述ADC的时钟输入端、第二FPGA和DSP处理器。
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