[发明专利]一种基于SRAM的并行乘加装置

说明书

本发明属于集成电路技术领域，具体涉及一种基于SRAM的并行乘加装置。本发明的方装置包括控制器、移位寄存器、SRAM存内计算模块和放大输出模块；所述控制器用于对移位寄存器和SRAM存内计算模块进行逻辑控制；所述移位寄存器具有移位功能，并用于接收第一操作数，移位寄存器输出第一操作数到SRAM存内计算模块；所述SRAM存内计算模块接收移位寄存器输入的第一操作数和外部输入的第二操作数，在控制器控制下对第一操作数和第二操作数进行并行乘法加运算，SRAM存内计算模块的输出接放大输出模块的输入；放大输出模块将SRAM存内计算模块的计算结果进行信号放大并做幅度调整后输出。本发明的极大地提高了并行乘加运算速度、节约了运算操作数的存储空间。

技术领域

本发明属于集成电路技术领域，具体涉及一种基于SRAM的并行乘加装置。

背景技术

冯诺依曼架构是计算机的经典架构，同时也是目前计算机以及处理器芯片的主流架构。在冯诺依曼架构中，计算/处理单元与内存是两个完全分离的单元：计算/处理单元根据指令从内存中读取数据，在计算/处理单元中完成计算/处理，并返回内存。由于计算机处理器的性能随着晶体管特征尺寸的缩小而得到显著提升，但是内存的性能(速度)的提升已经不能满足处理器的性能，造成了处理器与内存之间的性能不匹配，由此造成了传统冯诺依曼体系计算机的瓶颈。这个瓶颈在人工智能应用快速发展普及的今天尤为显著，这一代的人工智能基于的是神经网路模型，而神经网络模型的一个重要特点就是计算量大，而且计算过程涉及到的数据量也很大，使用传统冯诺依曼架构会需要频繁读写内存，限制了运算速度。使用存内计算，把计算嵌入到内存中，这样就实现了内存既是存储器也是计算器，实现了在存储/读取数据的同时完成了运算，因此大大减少了计算过程中的数据存取的耗费。DRAM(Dynamic Random Access Memory，动态随机存储器)因集成度高、成本低而成为计算机的主要内存，但是其保存数据时间短，需要动态刷新，而且速度较低；而SRAM则具有速度快，不需要动态刷新电路。随着数据信号处理技术领域的不断发展和突破，对数据的运算能力的需求也在不断增长。采用冯诺依曼架构的计算机的串行计算限制了数据的运算能力，采用并行计算能极大的提高数据的运算能力，并且相比于串行计算模型，并行计算模型更有利于对现实世界建模，如交通、医疗等。

传统并行乘加结构的高精度都是通过增大版图面积来实现的，并且在版图面积消耗严重的情况下还存在失配问题。

发明内容

为了解决现有技术的问题，本发明提供了一种基于SRAM的高精度并行乘加装置。

本发明采用的技术方案是：

一种基于SRAM的并行乘加装置，包括控制器、移位寄存器、SRAM存内计算模块和放大输出模块；所述控制器用于对移位寄存器和SRAM存内计算模块进行逻辑控制；所述移位寄存器具有移位功能，并用于接收第一操作数，移位寄存器输出第一操作数到SRAM存内计算模块；所述SRAM存内计算模块接收移位寄存器输入的第一操作数和外部输入的第二操作数，在控制器控制下对第一操作数和第二操作数进行并行乘法加运算，SRAM存内计算模块的输出接放大输出模块的输入；放大输出模块将SRAM存内计算模块的计算结果进行信号放大并做幅度调整后输出；

其特征在于，所述SRAM存内计算模块包括多个并列的计算单元，每个计算单元包括正矩阵存算模块、负矩阵存算模块和减法模块；所述正矩阵存算模块和负矩阵存算模块的输入包括第一操作数、第二操作数和控制器的控制指令，正矩阵存算模块和负矩阵存算模块的输出分别作为减法模块的两个输入，减法模块的输出为SRAM存内计算模块的输出；