[发明专利]一种基于LDPC码的存储芯片容错装置及容错纠错方法

说明书

本发明公开了一种基于LDPC码的存储芯片容错装置及容错纠错方法。提供的技术方案是：采用TSV纵向垂直集成技术将正常数据存储载体晶圆和纠错控制载体晶圆构成三维堆叠式存储单位，纠错控制晶圆承载容错校验数据和纠错控制单元，共享正常数据存储体的地址、数据和控制总线；(2)纠错控制器定时读取正常数据和容错数据，进行基于LDPC码的Two‑bit比特翻转译码，若译码成功，则进行纠错数据回写操作，否则结束译码；(3)进行读写冲突检测，若无冲突，立即将纠错后的正确数据分别回写到存储单元和校验单元中，否则启用避让策略，继续等待，直至数据成功回写或冲突检测失败。具有超强纠错能力，便于电子封装，易于硬件实现，可用于高速Cache、闪速内存、SSD等存储容错领域。

技术领域

本发明涉及计算机容错技术领域，具体公开了一种用于新型存储芯片的容错装置，具体涉及一种基于LDPC码的存储芯片容错装置及容错纠错方法。

背景技术

近年来，随着云计算、大数据、物联网、移动互联网等新兴信息技术产业的蓬勃发展，数据的存储、传输和处理无论在速度上还是在规模上都是空前的。据统计，全球新产生的信息量每三年翻一番。如何将这些数据安全可靠地持久存储，其现实意义毋庸置疑。以新型固态硬盘(SSD，Solid State Drive)为代表的集成电路存储设备由于具有耐久性、低功耗、低成本、抗震动等优点而得到了工业界和学术界的密切关注，将来很有可能取代现有的磁存储系统而成为主流存储媒体。

随着存储芯片集成电路技术的不断改进和提高，单位面积或体积上分布的晶体管等元器件越来越多，电路之间的间隙越来越小，集成电路在抗辐射和抗电磁干扰等方面都会面临着严峻的考验。为了节省能源、降低功耗，存储芯片电路中往往采用低电压或动态低阶电压供应方式，当信号电平接近或低于噪声时，电路中的这些白噪声、热噪声都会导致其性能急剧下降，电路故障屡屡发生。此外，为了节约成本，片面追求利润最大化，一些芯片生产商采用不可靠的元器件(如逻辑门或存储单元)，这往往会导致存储数据失效，造成不可挽回的损失。数据安全性、可靠性和耐久性是存储芯片的灵魂，而容错机制正是保障这些性能的强有力支柱。目前，国内外就集成电路的可靠性研究进入白热化阶段，各种容错技术层出不穷。在工业领域已经广泛应用的容错技术大都基于硬件电路冗余技术,然而硬件冗余的缺点在于降低了芯片单位面积上的有效利用率。为了折中冗余度和可靠性，采用传统的纠错编码(Hamming码、Polar码和LDPC码等)来提高芯片可靠性是一种应用前景可观的技术选择。

针对三维堆叠式立体存储结构，目前主流方法是将容错控制器嵌入到一块独立的晶圆体上，并与数据存储晶圆体集成于一体，借助晶圆体穿孔技术(TSV, Through-Silicon-Via)访问存储单元中数据实现校验容错检测。用于纠错的校验信息存储在数据存储体中，降低了实际存储设备的利用率和吞吐量，由于每次访存数据存储单元均需要进行编译码工作，也降低了存取速度。

发明内容

本发明要提供一种基于LDPC码的存储芯片容错装置及容错纠错方法，以克服现有装置存储芯片纠错性能低、延时长、空间利用率低、功耗高的问题，同时克服现有方法每次访存数据存储单元均需要进行编译码工作，也降低了存取速度的问题。

为了达到本发明的目的，本发明提供了一种基于LDPC码的存储芯片容错装置，包括构建的数据存储体和存储容错装置，所述数据存储体采用纵向垂直集成法，以数片存储晶圆为单元，堆叠在一起构成一组三维堆叠式存储体，将多组存储体分区并排种植在存储晶圆表面，连接独立的地址总线和数据总线；所述存储容错装置集成在一个独立的容错/纠错晶圆上，容错/纠错晶圆置于多组三维堆叠式存储体之上，容错/纠错晶圆与三维堆叠式存储体之间由TSV控制通道和TSV读写通道相连；所述存储容错装置包括存储单元和容错单元，地址总线一路接存储单元内的数据阵列，另一路经存储单元的控制器后分别接存储单元内的数据阵列和容错单元的检测器，数据总线接存储单元内的数据阵列；容错单元中的检测器分别接校验阵列和纠错控制器，存储单元内的数据阵列和容错单元中的纠错控制器双向连接。

上述装置的容错纠错方法，包括以下步骤：